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参数资料
| 型号： | CORE1553BBC-AN |
| 厂商： | Microsemi SoC |
| 文件页数： | 25/30页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 BUS CTLR |
| 标准包装： | 1 |
| 系列： | * |
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Core1553BBC MIL-STD-1553B Bus Controller
CLK
CPUCSN
CPUWRN
CPUADDR
CPUMEM
CPUDIN
Tpd
CPUWAITN
Figure 13 ? CPU Interface Memory Write Cycle
CPUWAITn will be driven low for a minimum of three (3)
clock cycles for write cycles, four (4) for read cycles, and
the number of clock cycles the memory backend delays
the assertion of MEMGNTn and asserts MEMWAITn.
CPUWAITn is driven low by CPURDn/CPUWRn becoming
active and returns high on the falling clock edge after
ADDR
Data
Write Tpd
The CPU interface signals are internally synchronized to
the Core1553BBC master clock. If these inputs are
asynchronous, then CPUCSn, CPUADDR, and CPUDATA
should be valid/invalid before CPUWRn, and remain valid
after CPUWRn. CPUWRn must be active for at least one
clock cycle.
data is valid.
CLK
Tiack
INTOUT
CPURDN
Figure 14 ? Interrupt Timing
Memory Timing
CLK
MEMREQn
Tsu
MEMGNTn
MEMCEN
MEMDEN
MEMCSn
MEMADDR
Tsu
MEMDIN
MEMRDn
MEMWAITn
Figure 15 ? Asynchronous Memory Read Cycle
v4.0
Tsu
Tsu
25
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PDF描述 |
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| IPR-RIOPHY | IP RAPID IO RENEW |
相关代理商/技术参数 |
参数描述 |
|---|---|
| CORE1553BBC-AR | 功能描述:IP MODULE CORE1553 BUS CTLR RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BBC-UR | 制造商:Microsemi Corporation 功能描述:SOFTWARE - Virtual or Non-Physical Inventory (Software & Literature) |
| CORE1553BRM-AN | 功能描述:IP MODULE CORE1553 BUS/REMOTE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BRM-AR | 功能描述:IP MODULE CORE1553 BUS/REMOTE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BRM-OM | 功能描述:IP MODULE CORE1553 BUS/REMOTE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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