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参数资料
| 型号： | CS4202-JQ |
| 厂商： | CIRRUS LOGIC INC |
| 元件分类： | 消费家电 |
| 英文描述： | Audio Codec 97 with headphone Amplifier |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP48 |
| 封装： | 9 X 9 MM, 1.40 MM HEIGHT, TQFP-48 |
| 文件页数： | 9/68页 |
| 文件大小： | 1248K |
| 代理商： | CS4202-JQ |
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CS4202
DS549PP1
9
AC ’97 SERIAL PORT TIMING
Standard test conditions unless otherwise noted: T
ambient
= 25° C,
AVdd = 5.0 V, DVdd = 3.3 V; C
L
= 55 pF load.
Parameter
Symbol
Min
Typ
Max
Unit
RESET Timing
RESET# active low pulse width
RESET# inactive to BIT_CLK start-up delay
T
rst_low
T
rst2clk
1.0
-
-
-
-
100
-
-
μ
s
μ
s
μ
s
ms
μ
s
μ
s
(XTL mode)
(OSC mode)
(PLL mode)
4.0
4.0
2.5
62.5
-
-
-
-
1st SYNC active to CODEC READY ‘set’
Vdd stable to RESET# inactive
Clocks
BIT_CLK frequency
BIT_CLK period
BIT_CLK output jitter (depends on XTL_IN source)
BIT_CLK high pulse width
BIT_CLK low pulse width
SYNC frequency
SYNC period
SYNC high pulse width
SYNC low pulse width
Data Setup and Hold
Output propagation delay from rising edge of BIT_CLK
Input setup time from falling edge of BIT_CLK
Input hold time from falling edge of BIT_CLK
Input signal rise time
Input signal fall time
Output signal rise time
Output signal fall time
Misc. Timing Parameters
End of Slot 2 to BIT_CLK, SDATA_IN low (PR4)
SYNC pulse width (PR4) Warm Reset
SYNC inactive (PR4) to BIT_CLK start-up delay
Setup to trailing edge of RESET# (ATE test mode) (Note 4)
Rising edge of RESET# to Hi-Z delay
T
sync2crd
T
vdd2rst#
-
-
F
clk
-
-
-
12.288
81.4
-
40.7
40.7
48
20.8
1.3
19.5
-
-
MHz
ns
ps
ns
ns
kHz
μ
s
μ
s
μ
s
T
clk_period
750
45
45
-
-
-
-
T
clk_high
T
clk_low
F
sync
T
sync_period
T
sync_high
T
sync_low
36
36
-
-
-
-
T
co
T
isetup
T
ihold
T
irise
T
ifall
T
orise
T
ofall
8
10
-
-
-
-
4
4
12
-
-
6
6
6
6
ns
ns
ns
ns
ns
ns
ns
10
0
2
2
2
2
(Note 4)
(Note 4)
T
s2_pdown
T
sync_pr4
T
sync2clk
T
setup2rst
T
off
-
0.285
-
285
-
-
1.0
-
-
-
25
μ
s
μ
s
ns
ns
ns
1.0
162.8
15
-
(Note 4)
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