参数资料
| 型号： | CS4361-CZZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 5/24页 |
| 文件大小： | 0K |
| 描述： | IC DAC STER 6CH 103DB 20TSSOP |
| 标准包装： | 74 |
| 位数： | 24 |
| 数据接口： | 串行 |
| 转换器数目： | 6 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 455mW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 20-TSSOP |
| 包装： | 管件 |
| 输出数目和类型： | 6 电压，单极 |
| 采样率（每秒）： | 192k |
| 产品目录页面： | 757 (CN2011-ZH PDF) |
| 配用： | 598-1153-ND - BOARD EVAL FOR CS4361 |
| 其它名称： | 598-1057-5 |
13
CS4361
Confidential Draft
9/30/11
LRCK
SCLK
Left Channel
Right Channel
SDATA
+3 +2 +1 LSB
+5 +4
MSB -1 -2 -3 -4 -5
+3 +2 +1 LSB
+5 +4
MSB -1 -2 -3 -4
Internal SCLK Mode
External SCLK Mode
IS, 16-Bit data and INT SCLK = 32 Fs if
MCLK/LRCK = 1024, 512, 256, 128, or 64
IS, Up to 24-Bit data and INT SCLK = 48 Fs if
MCLK/LRCK = 768, 384, 192, or 96
IS, Up to 24-Bit data and INT SCLK = 72 Fs if
MCLK/LRCK = 1152
IS, up to 24-Bit Data
Data Valid on Rising Edge of SCLK
Figure 7. CS4361 Data Format (IS)
LRCK
SCLK
Left Channel
Right Channel
SDATA
+3 +2 +1 LSB
+5 +4
MSB -1 -2 -3 -4 -5
+3 +2 +1 LSB
+5 +4
MSB -1 -2 -3 -4
Internal SCLK Mode
External SCLK Mode
Left-Justified, up to 24-Bit Data
INT SCLK = 64 Fs if
MCLK/LRCK = 1024, 512, 256, 128, or 64
INT SCLK = 48 Fs if
MCLK/LRCK = 768, 384, 192, or 96
INT SCLK = 72 Fs if
MCLK/LRCK = 1152
Left-Justified, up to 24-Bit Data
Data Valid on Rising Edge of SCLK
Figure 8. CS4361 Data Format (Left-Justified)
LRCK
SCLK
Left Channel
SDATA
65
4321
0
7
23 22 21 20 19 18
6543
210
7
23 22 21 20 19 18
32 clocks
0
Right Channel
Internal SCLK Mode
External SCLK Mode
Right-Justified, 24-Bit Data
INT SCLK = 64 Fs if
MCLK/LRCK = 1024, 512, 256, 128, or 64
INT SCLK = 48 Fs if
MCLK/LRCK = 768, 384, 192, or 96
INT SCLK = 72 Fs if
MCLK/LRCK = 1152
Right-Justified, 24-Bit Data
Data Valid on Rising Edge of SCLK
SCLK Must Have at Least 48 Cycles per LRCK Period
Figure 9. CS4361 Data Format (Right-Justified 24)
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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