参数资料
| 型号： | CS5361-DZZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 3/23页 |
| 文件大小： | 0K |
| 描述： | IC ADC AUD 114DB 204KHZ 24-TSSOP |
| 标准包装： | 62 |
| 位数： | 24 |
| 采样率（每秒）： | 204k |
| 数据接口： | 串行 |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 235mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 24-TSSOP |
| 包装： | 管件 |
| 输入数目和类型： | 2 个差分，单极 |
| 产品目录页面： | 755 (CN2011-ZH PDF) |
| 配用： | 598-1547-ND - BOARD EVAL FOR CS5361 STEREO ADC |
| 其它名称： | 598-1695 |
CS5361
DS467F2
11
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORT
Logic “0” = GND = 0 V; Logic “1” = VL, CL = 20 pF
Parameter
Symbol
Min
Typ
Max
Unit
Output Sample Rate
Single Speed Mode
Double Speed Mode
Quad Speed Mode
Fs
2
50
100
-
51
102
204
kHz
OVFL to LRCK edge setup time
tsetup
16/fsclk
--
s
OVFL to LRCK edge hold time
thold
1/fsclk
--
s
OVFL time-out on overrange condition
Fs = 44.1, 88.2, 176.4 kHz
Fs = 48, 96, 192 kHz
-
740
680
-
ms
MCLK Specifications
MCLK Period
tclkw
38
-
1953
ns
MCLK Pulse Duty Cycle
40
50
60
%
Master Mode
SCLK falling to LRCK
tmslr
-20
-
20
ns
SCLK falling to SDOUT valid
tsdo
0
-
32
ns
SCLK Duty Cycle
-
50
-
%
Slave Mode
Single Speed
Output Sample Rate
Fs
2
-
51
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
153
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Double Speed
Output Sample Rate
Fs
50
-
102
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
153
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Quad Speed
Output Sample Rate
Fs
100
-
204
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
77
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-8
-
3
ns
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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