- 您现在的位置：买卖IC网 > PDF目录298975 > CY37384VP256-154AXC (Cypress Semiconductor Corp.) 5V, 3.3V, ISRTM High-Performance CPLDs PDF资料下载
参数资料
| 型号： | CY37384VP256-154AXC |
| 厂商： | Cypress Semiconductor Corp. |
| 英文描述： | 5V, 3.3V, ISRTM High-Performance CPLDs |
| 中文描述： | 为5V，3.3V，ISRTM高性能的CPLD |
| 文件页数： | 10/64页 |
| 文件大小： | 1792K |
| 代理商： | CY37384VP256-154AXC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页当前第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页
Ultra37000 CPLD Family
Document #: 38-03007 Rev. *D
Page 18 of 64
Product Term Clocking Parameters
tCOPT
Product Term Clock or Latch Enable (PTCLK) to Output
ns
tSPT
Set-Up Time from Input to Product Term Clock or Latch Enable (PTCLK)
ns
tHPT
Register or Latch Data Hold Time
ns
tISPT
Set-Up Time for Buried Register used as an Input Register from Input to Product Term Clock or
Latch Enable (PTCLK)
ns
tIHPT
Buried Register Used as an Input Register or Latch Data Hold Time
ns
tCO2PT
Product Term Clock or Latch Enable (PTCLK) to Output Delay (Through Logic Array)
ns
Pipelined Mode Parameters
tICS
Input Register Synchronous Clock (CLK0, CLK1, CLK2, or CLK3) to Output Register Synchronous
Clock (CLK0, CLK1, CLK2, or CLK3)
ns
Operating Frequency Parameters
fMAX1
Maximum Frequency with Internal Feedback (Lesser of 1/tSCS, 1/(tS + tH), or 1/tCO)
MHz
fMAX2
Maximum Frequency Data Path in Output Registered/Latched Mode (Lesser of 1/(tWL + tWH),
1/(tS +tH), or 1/tCO)
MHz
fMAX3
Maximum Frequency with External Feedback (Lesser of 1/(tCO + tS) or 1/(tWL + tWH)
MHz
fMAX4
Maximum Frequency in Pipelined Mode (Lesser of 1/(tCO + tIS), 1/tICS, 1/(tWL + tWH), 1/(tIS + tIH),
or 1/tSCS)
MHz
Reset/Preset Parameters
tRW
Asynchronous Reset Width[5]
ns
tRR
Asynchronous Reset Recovery Time[5]
ns
tRO
Asynchronous Reset to Output
ns
tPW
Asynchronous Preset Width[5]
ns
tPR
Asynchronous Preset Recovery Time[5]
ns
tPO
Asynchronous Preset to Output
ns
User Option Parameters
tLP
Low Power Adder
ns
tSLEW
Slow Output Slew Rate Adder
ns
t3.3IO
3.3V I/O Mode Timing Adder[5]
ns
JTAG Timing Parameters
tS JTAG
Set-up Time from TDI and TMS to TCK[5]
ns
tH JTAG
Hold Time on TDI and TMS[5]
ns
tCO JTAG
Falling Edge of TCK to TDO[5]
ns
fJTAG
Maximum JTAG Tap Controller Frequency[5]
ns
Switching Characteristics Over the Operating Range (continued)[12]
Parameter
Description
Unit
相关PDF资料 |
PDF描述 |
|---|---|
| CY37384VP256-154BAXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37384VP256-154BBXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37384VP256-154BGXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37384VP256-154JXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37384VP256-154NTXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
相关代理商/技术参数 |
参数描述 |
|---|---|
| CY37512P208-100NI | 制造商:Cypress Semiconductor 功能描述: |
| CY37512P208-100NXI | 功能描述:IC CPLD 512 MACROCELL 208BQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - CPLD（复杂可编程逻辑器件） 系列:Ultra37000™ 标准包装:24 系列:CoolRunner II 可编程类型:系统内可编程 最大延迟时间 tpd(1):7.1ns 电压电源 - 内部:1.7 V ~ 1.9 V 逻辑元件/逻辑块数目:24 宏单元数:384 门数:9000 输入/输出数:173 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:208-BFQFP 供应商设备封装:208-PQFP（28x28） 包装:托盘 |
| CY37512P208-125NC | 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 125MHz 5V 208-Pin PQFP 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 125MHz CMOS Technology 5V 208-Pin PQFP |
| CY37512P208-125NXC | 功能描述:IC CPLD 512 MACROCELL 208BQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - CPLD（复杂可编程逻辑器件） 系列:Ultra37000™ 标准包装:24 系列:CoolRunner II 可编程类型:系统内可编程 最大延迟时间 tpd(1):7.1ns 电压电源 - 内部:1.7 V ~ 1.9 V 逻辑元件/逻辑块数目:24 宏单元数:384 门数:9000 输入/输出数:173 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:208-BFQFP 供应商设备封装:208-PQFP（28x28） 包装:托盘 |
| CY37512P208-83NC | 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 83MHz 5V 208-Pin PQFP |
发布紧急采购，3分钟左右您将得到回复。