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参数资料
| 型号： | CY39200V388-200BGI |
| 厂商： | Cypress Semiconductor Corp. |
| 英文描述： | CPLDs at FPGA Densities |
| 中文描述： | CPLD器件在FPGA的密度 |
| 文件页数： | 45/86页 |
| 文件大小： | 1235K |
| 代理商： | CY39200V388-200BGI |
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Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
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Pin Tables
Package Diagrams
(continued)
676-Ball FBGA (27 x 27 x 1.6 mm) BB676/MB676
51-85125-*B
Table 8. Pin Definition Table
Pin Name
GCLK0-3
GCTL0-3
GND
IO/V
REF0
IO/V
REF1
IO/V
REF2
IO/V
REF3
IO/V
REF4
IO/V
REF5
IO/V
REF6
IO/V
REF7
IO
IO6/Lock
MSEL
Function
Input
Input
Ground
Input/Output
Input/Output
Input/Output
Input/Output
Input/Output
Input/Output
Input/Output
Input/Output
Input/Output
Input/Output
Input
Description
Global Clock signals 0 through 3
Global Control signals 0 through 3
Ground
Dual function pin: IO or Reference Voltage for Bank 0
Dual function pin: IO or Reference Voltage for Bank 1
Dual function pin: IO or Reference Voltage for Bank 2
Dual function pin: IO or Reference Voltage for Bank 3
Dual function pin: IO or Reference Voltage for Bank 4
Dual function pin: IO or Reference Voltage for Bank 5
Dual function pin: IO or Reference Voltage for Bank 6
Dual function pin: IO or Reference Voltage for Bank 7
Input or Output pin
Dual function pin: IO in Bank 6 or PLL lock output signal
Mode Select Pin (see
Table 9
)
相关PDF资料 |
PDF描述 |
|---|---|
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| CY39200V388-200MGI | CPLDs at FPGA Densities |
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相关代理商/技术参数 |
参数描述 |
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