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参数资料
| 型号： | CY7C0851AV-167AXC |
| 厂商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分类： | SRAM |
| 英文描述： | FLEx36™ 3.3V 32K/64K/128K/256K x 36 Synchronous Dual-Port RAM |
| 中文描述： | 64K X 36 DUAL-PORT SRAM, 4 ns, PQFP176 |
| 封装： | 24 X 24 MM, 1.40 MM HEIGHT, LEAD FREE, TQFP-176 |
| 文件页数： | 9/32页 |
| 文件大小： | 971K |
| 代理商： | CY7C0851AV-167AXC |
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CY7C0850AV, CY7C0851AV
CY7C0852AV, CY7C0853AV
Document #: 38-06070 Rev. *H
Page 17 of 32
Switching Waveforms
Figure 8. Master Reset
Figure 9. Read Cycle[4, 22, 23, 24, 25]
MRST
tRSR
tRS
INACTIVE
ACTIVE
TMS
TDO
INT
CNTINT
tRSF
tRSS
ALL
ADDRESS/
DATA
LINES
ALL
OTHER
INPUTS
tCH2
tCL2
tCYC2
tSC
tHC
tSW
tHW
tSA
tHA
An
An+1
CLK
CE
R/W
ADDRESS
DATAOUT
OE
An+2
An+3
tSC
tHC
tOHZ
tOE
tOLZ
tDC
tCD2
tCKLZ
Qn
Qn+1
Qn+2
1 Latency
B0–B3
tSB
tHB
Notes
22. OE is asynchronously controlled; all other inputs (excluding MRST and JTAG) are synchronous to the rising clock edge.
23. ADS = CNTEN = LOW, and MRST = CNTRST = CNT/MSK = HIGH.
24. The output is disabled (high-impedance state) by CE = VIH following the next rising edge of the clock.
25. Addresses do not have to be accessed sequentially since ADS = CNTEN = VIL with CNT/MSK = VIH constantly loads the address on the rising edge of the CLK.
Numbers are for reference only.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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