参数资料
型号: DS21552GN
厂商: Maxim Integrated Products
文件页数: 40/137页
文件大小: 0K
描述: IC TXRX T1 1-CHIP 5V 100-BGA
标准包装: 1
功能: 单芯片收发器
接口: E1,HDLC,J1,T1
电路数: 1
电源电压: 4.75 V ~ 5.25 V
电流 - 电源: 75mA
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 100-LFBGA,CSPBGA
供应商设备封装: 100-CSBGA(10x10)
包装: 托盘
包括: DSX-1 和 CSU 线路补偿发生器,HDLC 控制器,带内回路代码发生器和检测器
DS21352/DS21552
134 of 137
24.4 TRANSMIT AC CHARACTERISTICS
AC CHARACTERISTICS –
TRANSMIT SIDE
[See Figure 24-11 to Figure 24-13]
(0
°C to 70°C; VDD = 3.3V ± 5% for DS21352L;
0
°C to 70°C; VDD = 5.0V ± 5% for DS21552L;
-40
°C to +85°C; VDD = 3.3V ± 5% for DS21352LN;
-40
°C to +85°C; VDD = 5.0V ± 5% for DS21552LN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
TCLK Period
tCP
648
ns
TCLK Pulse Width
tCH
tCL
75
ns
TCLKI Period
tLP
648
ns
TCLKI Pulse Width
tLH
tLL
75
ns
TSYSCLK Period
tSP
100
648
488
244
122
ns
1
2
3
4
TSYSCLK Pulse Width
tSH
tSL
50
ns
TSYNC or TSSYNC Set Up to TCLK
or TSYSCLK falling
tSU
20
tCH –5 or
tSH –5
ns
TSYNC or TSSYNC Pulse Width
tPW
50
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Set Up to TCLK,
TSYSCLK, TCLKI Falling
tSU
20
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Hold from TCLK,
TSYSCLK, TCLKI Falling
tHD
20
ns
TCLK, TCLKI or TSYSCLK Rise and
Fall Times
tR , tF
25
ns
Delay TCLKO to TPOSO, TNEGO
Valid
tDD
50
ns
Delay TCLK to TESO Valid
tD1
50
ns
Delay TCLK to TCHBLK, TCHCLK,
TSYNC, TLCLK
tD2
50
ns
Delay TSYSCLK to TCHCLK,
TCHBLK, CO
tD3
75
ns
CI Set Up to TSYSCLK Rising
tSC
20
ns
CI Pulse Width
tWC
50
ns
NOTES:
1. TSYSCLK = 1.544 MHz.
2. TSYSCLK = 2.048 MHz.
3. TSYSCLK = 4.096 MHz
4. TSYSCLK = 8.192 MHz
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