参数资料
型号: DS3163N
厂商: Maxim Integrated Products
文件页数: 97/384页
文件大小: 0K
描述: IC TRPL ATM/PACKET PHY 400-PBGA
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装: 1
类型: PHY 收发器
应用: 测试设备
安装类型: 表面贴装
封装/外壳: 400-BBGA
供应商设备封装: 400-PBGA(27x27)
包装: 托盘
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DS3161/DS3162/DS3163/DS3164
10.13.3.3 Receive FEAC Processor
The Receive FEAC Processor accepts an incoming data line and extracts all overhead and performs FEAC code
extraction, and Idle detection.
Figure 10-48. FEAC Codeword Format
Cx - FEAC Code
Receive/Transmit Order
1
0
C6
0
MSB
1
LSB
16
1
C5 C4 C3 C2 C1
FEAC code extraction determines the codeword boundary by identifying the codeword sequence and extracts the
FEAC code. A FEAC codeword is a repeating 16-bit pattern (see Figure 10-48). The codeword sequence is the
pattern (0xxxxxx011111111) that contains each FEAC code (C[6:1]). Each time slot is checked for a codeword
sequence. Once a codeword sequence is found, the FEAC code is checked. If the same FEAC code is received in
three consecutive codewords without errors, the FEAC code detection indication is set, and the FEAC code is
stored in the Receive FIFO with the MSB (C[1]) in RFF[0], and the LSB (C[6]) in RFF[5]. The FEAC code detection
indication is cleared if two consecutively received FEAC codewords differ from the current FEAC codeword, or a
FEAC Idle condition is detected.
Idle detection detects a FEAC Idle condition. A FEAC idle condition is declared if sixteen consecutive ones are
received. The FEAC Idle condition is terminated when the FEAC code detection indication is set.
10.13.3.4 Receive FEAC FIFO
The Receive FIFO block contains memory for four FEAC codes (C{1:6]) and controller circuitry for reading and
writing the memory. The Receive FIFO controller functions include filling the memory, tracking the memory fill level,
maintaining the memory read and write pointers, and detecting memory overflow and underflow conditions. The
Receive FIFO accepts data from the Receive FEAC Processor and stores the data in memory. The data is read
from the receive FIFO via the microprocessor interface. The Receive FIFO also outputs FIFO fill status (empty) via
the microprocessor interface. All operations are code based (six bits). The Receive FIFO is considered empty when
it does not contain any data. The Receive FIFO accepts data from the Receive FEAC Processor until full. If a
FEAC code is received while full, the data is discarded and a FIFO overflow condition is declared. If the Receive
FIFO is read while the FIFO is empty, the read is ignored.
10.14 Line Encoder/Decoder
10.14.1 General Description
The B3ZS/HDB3 Decoder converts a bipolar signal to a unipolar signal in the receive direction. B3ZS/HDB3
Encoder converts a unipolar signal to a bipolar signal in the transmit direction.
In the transmit direction, the Encoder converts the unipolar signal to a bipolar signal, optionally performing zero
suppression encoding (HDB3/B3ZS), optionally inserting errors, and outputs the bipolar signal.
In the receive direction, the Decoder receives a bipolar signal, monitors it for alarms and errors, optionally
performing zero suppression decoding (HDB3/B3ZS), and converts it to a unipolar signal.
If the port line interface is configured for a Unipolar mode and the framer is not configured for one of the “-OHM”
modes, the BPV detector will count pulses on the RLCVn pin. See Figure 10-49 for the locations of the Line
Encoder/ Decoder block in the DS316x devices.
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