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参数资料
| 型号： | DS3181+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 7/400页 |
| 文件大小： | 0K |
| 描述： | IC ATM/PACKET PHY W/LIU 400PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | 调帧器 |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 散装 |
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DS3181/DS3182/DS3183/DS3184
104
Table 10-7. Transmit Framer Pin Signal Timing Source Select
LOOPT
LBM[2:0]
LIUEN
CLADC
TFTS
VALID TIMING TO THESE
CLOCK PINS
1
XXX
X
0
TCLKOn, TLCLKn, RCLKOn
1
XXX
0
X
1
RLCLKn
1
XXX
1
X
1
No valid timing to any input
clock pin
0
PLB (011) or DLB (100) or
ALB (001)
0
X
0
TCLKOn, TLCLKn, RCLKOn
0
PLB (011) or DLB (100)
1
X
0
TCLKOn, TLCLKn, RCLKOn
0
DLB&LLB (110)
X
0
TCLKOn, RCLKOn
0
LLB (010)
X
0
TCLKOn
0
not LLB, DLB or PLB (00X)
X
0
TCLKOn, TLCLKn
0
not PLB (011)
X
0
1
No valid timing to any input
clock pin
0
not PLB (011)
X
1
TCLKIn
0
PLB (011)
0
X
1
RLCLKn
0
PLB (011)
1
X
1
No valid timing to any input
clock pin
10.2.3.3 Receive Line Interface Pin Timing Source Selection
(RPOSn/RDATn, RNEGn/RLCVn/ROHMIn)
The receive line interface signal pin group must clocked in with the RLCLK clock input pin. When the LIU is
enabled, the receive line interface pins are not used so there is no valid clock reference.
Table 10-8. Receive Line Interface Pin Signal Timing Source Select
LOOPT
LBM[2:0]
LIUEN
CLADC
VALID TIMING TO THESE
CLOCK PINS
X
XXX
0
X
RLCLKn
X
XXX
1
X
No valid timing to any clock pin
10.2.3.4 Receiver Framer and Fractional Pin Timing Source Selection
(RSERn, RSOFOn/RDENn/RFOHENOn, RFOHENIn/RPDENIn, RPDATn)
The receive framer and fractional signal pin group has the same functional timing clock source as the RCLKOn pin
described in Table 10-5.
Other clock pins can be used for the external timing. The RCLKOn receive clock output pin is always a valid output
clock for external logic to use for these signals when PORT.CR3.RFTS=0.
The receive framer and fractional timing select bit (RFTS) is used to select input or output clock pin timing. When
RFTS=0, output clock timing is selected. When RFTS=1, input clock timing is selected. If RFTS is set for input
clock timing and an output clock pin is used, or If RFTS is set for output clock timing and an input clock pin is used,
then the setup, hold and delay timings, as specified in Table 18-1, will not be valid. There are some combinations
of RFTS=1 and other modes in which there is no input clock pin available for external timing since the clock source
is derived internally from the RX LIU or the CLAD.
相关PDF资料 |
PDF描述 |
|---|---|
| MIC5335-GWYMT TR | IC REG LDO 1.8V/1.6V .3A 6-TMLF |
| MC78L09ABDR2G | IC REG LDO 9V .1A 8-SOIC |
| FSM22DSEN | CONN EDGECARD 44POS .156 EYELET |
| FSM22DSEH | CONN EDGECARD 44POS .156 EYELET |
| MC44BS374T1EFR2 | IC AUDIO/VIDEO MODULATOR 16-SOIC |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS3181+ | 功能描述:网络控制器与处理器 IC Sgl ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3181N | 功能描述:网络控制器与处理器 IC Sgl ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3181N+ | 功能描述:网络控制器与处理器 IC Sgl ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3182 | 功能描述:网络控制器与处理器 IC Dual ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3182+ | 功能描述:网络控制器与处理器 IC Dual ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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