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参数资料
| 型号： | DS3183 |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 3/400页 |
| 文件大小： | 0K |
| 描述： | IC TRPL ATM/PACKET PHY 400-PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | 调帧器 |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 管件 |
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DS3181/DS3182/DS3183/DS3184
100
10.2.1.2.2 LIU Enabled - CLAD Timing Enabled – no LB
In this mode, the receive LIU sources the clock for the receive logic and one of the CLAD clocks sources the clock
for the transmit logic.
10.2.1.2.3 LIU Disabled - CLAD Timing Disabled – no LB
In this mode, the RLCLKn pins source the clock for the receive logic and the TCLKIn pins source the clock for the
transmit logic.
10.2.1.2.4 LIU Disabled - CLAD Timing Enabled – no LB
In this mode, the RLCLKn pins source the clock for the receive logic and one of the CLAD clocks sources the clock
for the transmit logic.
10.2.2 Sources of Clock Output Pin Signals
The clock output pins can be sourced from many clock sources. The clock sources are the transmit input clocks
pins (TCLKIn), the receive clock input pins (RLCLKn), the recovered clock in the receive LIUs, and the clock
signals in the clock rate adapter circuit (CLAD). The default clock source for the receive logic is the RLCLKn pin if
the LIU is disabled; otherwise the default clock is sourced from the RX LIU clock when the RX LIU is enabled. The
default clock source for the transmit logic is the CLAD clocks.
The LIU is enabled based on the line mode bits (LM[2:0]) (See Table 10-33). The bits LM[2:0], LBM[2:0], LOOPT
and CLADC are located in the port configuration registers. LIUEN is not a register bit; it is a variable based on the
line mode bits. LIUEN is also zero (LIU disabled) when an “-OHM” mode is selected. Table 10-1 decodes the LM
bits for LIUEN selection.
Table 10-1. LIU Enable Table
LM[2:0]
LIUEN
LIU
STATUS
000
0
Disabled
001
1
Enabled
010
1
Enabled
011
1
Enabled
1XX
0
Disabled
Table 10-2 identifies the framer clock source and the line clock source depending on the mode that the device is
configured. Putting the device in loopback will typically mux in a different clock than the normal clock source.
Table 10-2. All Possible Clock Sources Based on Mode and Loopback
MODE
LOOPBACK
RX FRAMER
CLOCK
SOURCE
TX FRAMER
CLOCK
SOURCE
TX LINE
CLOCK
SOURCE
Loop Timed
Any
RLCLKn or
RXLIU
Same as RX
Normal
None
RLCLKn or
RXLIU
TCLKIn or
CLAD
Same as TX
Normal
LLB
RLCLKn or
RXLIU
TCLKIn or
CLAD
Same as RX
Normal
PLB
RLCLKn or
RXLIU
Same as RX
Normal
DLB
Same as TX
TCLKIn or
CLAD
Same as TX
Normal
LLB and DLB
Same as TX
TCLKIn or
CLAD
RLCLKn or
RXLIUn
相关PDF资料 |
PDF描述 |
|---|---|
| DS3183N | IC TRPL ATM/PACKET PHY 400-PBGA |
| ESM44DSAI | CONN EDGECARD 88POS R/A .156 SLD |
| FMC15DRYS-S93 | CONN EDGECARD 30POS .100 DIP SLD |
| HCC49DRAI-S734 | CONN EDGECARD 98POS .100 R/A PCB |
| LFX200EB-03F256I | IC FPGA 200K GATES 256-BGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS3183N | 功能描述:网络控制器与处理器 IC Trpl ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3184 | 功能描述:网络控制器与处理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3184+ | 功能描述:网络控制器与处理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3184DK | 功能描述:网络开发工具 RoHS:否 制造商:Rabbit Semiconductor 产品:Development Kits 类型:Ethernet to Wi-Fi Bridges 工具用于评估:RCM6600W 数据速率:20 Mbps, 40 Mbps 接口类型:802.11 b/g, Ethernet 工作电源电压:3.3 V |
| DS3184N | 功能描述:网络控制器与处理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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