参数资料
| 型号： | DS3184+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 288/400页 |
| 文件大小： | 0K |
| 描述： | IC PACKET PHY W/LIU 400-CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 类型： | 调帧器 |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 管件 |
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DS3181/DS3182/DS3183/DS3184
358
Register Name:
PP.TIFGC
Register Description:
Packet Processor Transmit Inter-Frame Gapping Control Register
Register Address:
(1,3,5,7)A2h
Bit #
15
14
13
12
11
10
9
8
Name
—
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
TIFG7
TIFG6
TIFG5
TIFG4
TIFG3
TIFG2
TIFG1
TIFG0
Default
0
1
Bits 7 to 0: Transmit Inter-Frame Gapping (TIFG[7:0]) – These eight bits indicate the number of additional flags
and bytes of inter-frame fill to be inserted between packets. The number of flags and bytes of inter-frame fill
between packets will be at least the value of TIFG[7:0] plus 1. Note: If inter-frame fill is set to all 1’s, a TFIG value
of 2 or 3 will result in a flag, at least two bytes of 1’s, and a flag between packets.
Register Name:
PP.TEPC
Register Description:
Packet Processor Transmit Errored Packet Control Register
Register Address:
(1,3,5,7)A4h
Bit #
15
14
13
12
11
10
9
8
Name
MEIMS
TPER6
TPER5
TPER4
TPER3
TPER2
TPER1
TPER0
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
TPEN7
TPEN6
TPEN5
TPEN4
TPEN3
TPEN2
TPEN1
TPEN0
Default
0
Bit 15: Manual Error Insert Mode Select (MEIMS) – When 0, the transmit manual error insertion signal (TMEI)
will not cause errors to be inserted. When 1, TMEI will causes an error to be inserted when it transitions from a 0 to
a 1. Note: Enabling TMEI does not disable error insertion using TPER[6:0] and TPEN[7:0].
Manual Error Insertion is available at the global level but not on a per-port basis for the packet processor.
(PORT.CR1.MEIM must be set for global error insertion to insert a packet error.)
Bits 14 to 8: Transmit Errored Packet Insertion Rate (TPER[6:0]) – These seven bits indicate the rate at which
errored packets are to be output. One out of every x * 10
y packets is to be an errored packet. TPER[3:0] is the
value x, and TPER[6:4] is the value y, which has a maximum value of 6. If TPER[3:0] has a value of 0h errored
packet insertion is disabled. If TPER[6:4] has a value of 6xh or 7xh the errored packet rate will be x * 10
6. A
TPER[6:0] value of 01h results in every packet being errored. A TPER[6:0] value of 0Fh results in every 15
th packet
being errored. A TPER[6:0] value of 11h result in every 10
th packet being errored. Errored packet insertion starts
when the PP.TEPC register is written with a TPER[3:0] value that is non-zero. If the PP.TEPC register is written to
during the middle of an errored packet insertion process, the current process is halted, and a new process will be
started using the new values of TPER[6:0] and TPEN[7:0}. Errored packet insertion ends when TPEN[7:0] errored
packets have been transmitted.
Bits 7 to 0: Transmit Errored Packet Insertion Number (TPEN[7:0]) – These eight bits indicate the total number
of errored packets to be transmitted. A value of FFh results in continuous errored packet insertion at the specified
rate.
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