- 您现在的位置：买卖IC网 > PDF目录4555 > DS3184 (Maxim Integrated Products)IC QUAD ATM/PACKET PHY 400-PBGA PDF资料下载
参数资料
| 型号： | DS3184 |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 22/400页 |
| 文件大小： | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 类型： | 调帧器 |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 管件 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页当前第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页第367页第368页第369页第370页第371页第372页第373页第374页第375页第376页第377页第378页第379页第380页第381页第382页第383页第384页第385页第386页第387页第388页第389页第390页第391页第392页第393页第394页第395页第396页第397页第398页第399页第400页
DS3181/DS3182/DS3183/DS3184
118
10.5.1.2 Line Loopback (LLB)
Line loopback is enabled by setting PORT.CR4.LBM[2:0] = X10. DLB and LLB are enabled at the same time when
LBM[2:0] = 110, and only LLB is enabled when LBM[2:0] = 010.
The clock from the receive LIU or the RLCLK pin will be output to the transmit LIU or TCLKOn pin. The POS and
NEG data from the receive LIU or the RPOS and RNEG pin will be sampled with the receive clock to time it to the
LIU or pin interface.
When LLB is enabled, unframed all ones AIS can optionally be automatically enabled on the receive data path.
This AIS signal will be output on the RSERn pin in flexible fractional mode, and sent to the receive cell or packet
processor in framer modes, effectively stopping cell or packet data flow. When DLB and LLB is enabled, the AIS
signal will not be transmitted. See Figure 10-10.
10.5.1.3 Payload Loopback (PLB)
Payload loopback is enabled by setting PORT.CR4.LBM[2:0] = 011.
The payload loopback copies the payload data from the receive framer to the transmit framer (before the fractional
logic) which then re-frames the payload before transmission. Payload loopback is operational in all framing modes
except “- OHM” modes.
When PLB is enabled, unframed all ones AIS transmission can optionally be automatically enabled on the receive
data path. This AIS signal will be output on the RSER pin in flexible fractional mode, and sent to the receive cell or
packet processor in framer modes, effectively stopping cell or packet data flow.
In all modes, the TSOFIn input pin is ignored.
The external transmit output pins TDENn and TSOFOn/TDENn can optionally be disabled by forcing a zero when
PLB is enabled.
In the framed modes, the data flow from the transmit cell or packet processor can be optionally disabled when PLB
is enabled. If the data flow is not disabled, the cells or packets from the system interface will be discarded. See
10.5.1.4 Diagnostic Loopback (DLB)
Diagnostic loopback is enabled by setting PORT.CR4.LBM[2:0] = 1XX. DLB and LLB are enabled at the same time
when LBM[2:0] = 110, only DLB is enabled when LBM[2:0] = 10X or 111.
The Diagnostic loopback sends the transmit data, before line encoding, back to the receive side.
Transmit AIS can still be enabled using PORT.CR1.LAIS[2:0] even when DLB is enabled. See Figure 10-10.
10.5.1.5 System Loopback (SLB)
System loopback is enabled by setting the PORT.CR4.SLB bit. The system loopback sends the packets or cells
from the transmit UTOPIA or POS-PHY interface back to the receive UTOPIA or POS-PHY interface. Cells and
packets from the line interface will be discarded. See Figure 10-10.
10.5.2 Loss Of Signal Propagation
The Loss Of Signal (LOS) is detected in the line decoder logic if the device is set for HDB3 or B3ZS line encoding.
In unipolar (UNI) line interface modes and AMI modes LOS detection is disabled. The LOS signal from the line
decoder is sent to the DS3/E3 framer and the top level payload AIS logic except when DLB is activated. When DLB
is activated the LOS signal to the framer and AIS logic is never active. The LOS status in the line decoder status
register is valid in all frame and loopback modes, though it is always off in the line interface is in the UNI mode.
10.5.3 AIS Logic
There is AIS logic in both the framers and at the top level logic of the ports. The framer AIS is enabled by setting
the TAIS bit in the appropriate framer transmit control register (T3, E3-G.751, E3-G.832, or Clear Channel). The
top level AIS is enabled by setting the PORT.CR1.LAIS[2:0] bits (see Table 10-18). The AIS signal is an unframed
all ones pattern or a DS3 framed 101010… pattern depending on the FM[5:0] mode bits. The DS3 Framed Alarm
Indication Signal (AIS) is a DS3 signal with valid F-bits, M-bits, and P-bits (P1 and P2). The X-bits (X1 and X2) are
set to one, all C-bits (CXY) are set to zero, and the payload bits are set to a 1010 pattern starting with a one
相关PDF资料 |
PDF描述 |
|---|---|
| 24LC32AT-I/MC | IC EEPROM 32KBIT 400KHZ 8DFN |
| HSC49DRTI-S93 | CONN EDGECARD 98POS DIP .100 SLD |
| HSC49DREI-S93 | CONN EDGECARD 98POS .100 EYELET |
| 93AA56C-I/SN | IC EEPROM 2KBIT 3MHZ 8SOIC |
| 93C46C-I/SN | IC EEPROM 1KBIT 3MHZ 8SOIC |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS3184+ | 功能描述:网络控制器与处理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3184DK | 功能描述:网络开发工具 RoHS:否 制造商:Rabbit Semiconductor 产品:Development Kits 类型:Ethernet to Wi-Fi Bridges 工具用于评估:RCM6600W 数据速率:20 Mbps, 40 Mbps 接口类型:802.11 b/g, Ethernet 工作电源电压:3.3 V |
| DS3184N | 功能描述:网络控制器与处理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3184N+ | 功能描述:网络控制器与处理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS318PIN | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Industrial Control IC |
发布紧急采购，3分钟左右您将得到回复。