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参数资料
| 型号： | DS5000T-32-16 |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 2/19页 |
| 文件大小： | 0K |
| 描述： | IC MPU W/RTC 32KB 16MHZ 40-DIP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 9 |
| 系列： | DS500x |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 16MHz |
| 连通性： | SIO，UART/USART |
| 外围设备： | 电源故障复位，WDT |
| 输入/输出数： | 32 |
| 程序存储器类型： | SRAM |
| RAM 容量： | 32K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.75 V ~ 5.25 V |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 40-DIP 模块（0.610"，15.495mm） |
| 包装： | 管件 |
| 其它名称： | DS5000T3216 |
DS5000(T)
10 of 19
AC CHARACTERISTICS: EXPANDED
BUS MODE TIMING SPECIFICATIONS
(tA=0°C to 70°C; VCC=5V ± 5%)
#
PARAMETER
SYMBOL
MIN
MAX
UNITS
1
Oscillator Frequency
1/tCLK
1.0
16
MHz
2
ALE Pulse Width
tALPW
2tCLK -40
ns
3
Address Valid to ALE Low
tAVALL
tCLK -40
ns
4
Address Hold After ALE Low
tAVAAV
tCLK -35
ns
5
ALE Low to Valid Instr. In
@ 12 MHz
@ 16 MHz
tALLVI
4tCLK -150
4tCLK -90
ns
6
ALE Low to PSEN Low
tALLPSL
tCLK -25
ns
7
PSEN
Pulse Width
tPSPW
3tCLK -35
ns
8
PSEN
Low to Valid Instr. In
@ 12 MHz
@ 16 MHz
tPSLVI
3tCLK -150
3tCLK -90
ns
9
Input Instr. Hold after PSEN Going High
tPSIV
0
ns
10 Input Instr. Float after PSEN Going High
tPSIX
tCLK -20
ns
11 Address Hold after PSEN Going High
tPSAV
tCLK -8
ns
12 Address Valid to Valid Instr. In @ 12 MHz
@ 16 MHz
tAVVI
5tCLK -150
5tCLK -90
ns
13
PSEN
Low to Address Float
tPSLAZ
0
ns
14
RD
Pulse Width
tRDPW
6tCLK -100
ns
15
WR
Pulse Width
tWRPW
6tCLK -100
ns
16
RD
Low to Valid Data In
@ 12 MHz
@ 16 MHz
tRDLDV
5tCLK -165
5tCLK -105
ns
17 Data Hold after RD High
tRDHDV
0
ns
18 Data Float after RD High
tRDHDZ
2tCLK -70
ns
19 ALE Low to Valid Data In
@ 12 MHz
@ 16 MHz
tALLVD
8CLK -150
8tCLK -90
ns
20 Valid Addr. to Valid Data In
@ 12 MHz
@ 16 MHz
tAVDV
9tCLK -165
9tCLK -105
ns
21 ALE Low to RD or WR Low
tALLRDL
3tCLK -50
3tCLK +50
ns
22 Address Valid to RD or WR Low
tAVRDL
4tCLK -130
ns
23 Data Valid to WR Going Low
tDVWRL
tCLK -60
ns
24 Data Valid to WR High
@ 12 MHz
@ 16 MHz
tDVWRH
7tCLK -150
7tCLK -90
ns
25 Data Valid after WR High
tWRHDV
tCLK -50
ns
26
RD
Low to Address Float
tRDLAZ
0
ns
27
RD
or WR High to ALE High
tRDHALH
tCLK -40
tCLK +50
ns
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PDF描述 |
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