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参数资料
| 型号： | DSPIC33FJ16GP304-E/ML |
| 厂商： | Microchip Technology |
| 文件页数： | 168/176页 |
| 文件大小： | 0K |
| 描述： | IC DSPIC MCU/DSP 16K 44QFN |
| 产品培训模块： | Asynchronous Stimulus |
| 标准包装： | 45 |
| 系列： | dsPIC™ 33F |
| 核心处理器： | dsPIC |
| 芯体尺寸： | 16-位 |
| 速度： | 40 MIP |
| 连通性： | I²C，IrDA，LIN，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 35 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 2K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 13x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 44-VQFN 裸露焊盘 |
| 包装： | 管件 |
| 配用： | DV164033-ND - KIT START EXPLORER 16 MPLAB ICD2 DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32 |
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AT89C5131
4136C–USB–04/05
pins (Figure 39). To prevent bus conflicts on the MISO line, only one slave should be
selected at a time by the Master for a transmission.
In a Master configuration, the SS line can be used in conjunction with the MODF flag in
the SPI Status register (SPSTA) to prevent multiple masters from driving MOSI and
SCK (see Section “Error Conditions”, page 94).
A high level on the SS pin puts the MISO line of a Slave SPI in a high-impedance state.
The SS pin could be used as a general-purpose if the following conditions are met:
The device is configured as a Master and the SSDIS control bit in SPCON is set.
This kind of configuration can be found when only one Master is driving the network
and there is no way that the SS pin could be pulled low. Therefore, the MODF flag in
the SPSTA will never be set(1).
The Device is configured as a Slave with CPHA and SSDIS control bits set(2) This
kind of configuration can happen when the system comprises one Master and one
Slave only. Therefore, the device should always be selected and there is no reason
that the Master uses the SS pin to select the communicating Slave device.
Notes:
1. Clearing SSDIS control bit does not clear MODF.
2. Special care should be taken not to set SSDIS control bit when CPHA =’0’ because in
this mode, the SS is used to start the transmission.
Baud Rate
In Master mode, the baud rate can be selected from a baud rate generator which is con-
trolled by three bits in the SPCON register: SPR2, SPR1 and SPR0. The Master clock is
chosen from one of seven clock rates resulting from the division of the internal clock by
2, 4, 8, 16, 32, 64 or 128.
Table 73 gives the different clock rates selected by SPR2:SPR1:SPR0:
Table 73. SPI Master Baud Rate Selection
SPR2
SPR1
SPR0
Clock Rate
Baud Rate Divisor (BD)
0
Don’t Use
No BRG
001
F
CLK PERIPH/4
4
010
F
CLK PERIPH/8
8
011
F
CLK PERIPH/16
16
100
F
CLK PERIPH/32
32
101
F
CLK PERIPH/64
64
110
F
CLK PERIPH/128
128
1
Don’t Use
No BRG
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PDF描述 |
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参数描述 |
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