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参数资料
| 型号： | EP1C6F100C6ES |
| 厂商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 气旋的FPGA系列数据手册 |
| 文件页数： | 34/104页 |
| 文件大小： | 763K |
| 代理商： | EP1C6F100C6ES |
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2–28
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Read/Write Clock Mode
The M4K memory blocks implement read/write clock mode for simple
dual-port memory. You can use up to two clocks in this mode. The write
clock controls the block's data inputs,
wraddress
, and
wren
. The read
clock controls the data output,
rdaddress
, and
rden
. The memory
blocks support independent clock enables for each clock and
asynchronous clear signals for the read- and write-side registers.
Figure 2–20
shows a memory block in read/write clock mode.
Figure 2–20. Read/Write Clock Mode in Simple Dual-Port Mode
Notes (1)
,
(2)
Notes to
Figure 2–20
:
(1)
All registers shown except the rden register have asynchronous clear ports.
(2)
Violating the setup or hold time on the address registers could corrupt the memory contents. This applies to both
read and write operations.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
D
ENA
Q
w
raddress[ ]
address[ ]
Memory Block
256
×
16
512
×
8
1,024
×
4
2,04
8
×
2
4,096
×
1
Data In
Read Address
Write Address
Write Ena
b
le
Read Ena
b
le
Data O
u
t
rdclken
w
rclken
w
rclock
rdclock
w
ren
rden
6 LAB Ro
w
Clocks
To M
u
ltiTrack
Interconnect
D
ENA
Q
b
yteena[ ]
Byte Ena
b
le
Write
P
u
lse
Generator
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PDF描述 |
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