- 您现在的位置：买卖IC网 > PDF目录362734 > EP1C6F100C7ES (Altera Corporation) Cyclone FPGA Family Data Sheet PDF资料下载
参数资料
| 型号： | EP1C6F100C7ES |
| 厂商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 气旋的FPGA系列数据手册 |
| 文件页数： | 82/104页 |
| 文件大小： | 763K |
| 代理商： | EP1C6F100C7ES |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页当前第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
4–12
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Table 4–22. IOE Internal Timing Microparameter Descriptions
Symbol
Parameter
t
SU
IOE input and output register setup time before clock
t
H
IOE input and output register hold time after clock
t
CO
IOE input and output register clock-to-output delay
t
PIN2COMBOUT_R
Row input pin to IOE combinatorial output
t
PIN2COMBOUT_C
Column input pin to IOE combinatorial output
t
COMBIN2PIN_R
Row IOE data input to combinatorial output pin
t
COMBIN2PIN_C
Column IOE data input to combinatorial output pin
t
CLR
Minimum clear pulse width
t
PRE
Minimum preset pulse width
t
CLKHL
Minimum clock high or low time
Table 4–23. M4K Block Internal Timing Microparameter Descriptions
Symbol
Parameter
t
M4KRC
Synchronous read cycle time
t
M4KWC
Synchronous write cycle time
t
M4KWERESU
W
rite or read enable setup time before clock
t
M4KWEREH
W
rite or read enable hold time after clock
t
M4KBESU
Byte enable setup time before clock
t
M4KBEH
Byte enable hold time after clock
t
M4KDATAASU
A port data setup time before clock
t
M4KDATAAH
A port data hold time after clock
t
M4KADDRASU
A port address setup time before clock
t
M4KADDRAH
A port address hold time after clock
t
M4KDATABSU
B port data setup time before clock
t
M4KDATABH
B port data hold time after clock
t
M4KADDRBSU
B port address setup time before clock
t
M4KADDRBH
B port address hold time after clock
t
M4KDATACO1
Clock-to-output delay when using output registers
t
M4KDATACO2
Clock-to-output delay without output registers
t
M4KCLKHL
Minimum clock high or low time
t
M4KCLR
Minimum clear pulse width
相关PDF资料 |
PDF描述 |
|---|---|
| EP1C6F100C8ES | Cyclone FPGA Family Data Sheet |
| EP1C6F100I6ES | Cyclone FPGA Family Data Sheet |
| EP1C6F100I7ES | Cyclone FPGA Family Data Sheet |
| EP1C6F100I8ES | Cyclone FPGA Family Data Sheet |
| EP1C6F144C6ES | Cyclone FPGA Family Data Sheet |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1C6F256C6 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1C6F256C6N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1C6F256C7 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1C6F256C7N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1C6F256C8 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
发布紧急采购，3分钟左右您将得到回复。