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参数资料
| 型号： | EP1K100FC256-3N |
| 厂商： | Altera |
| 文件页数： | 50/86页 |
| 文件大小： | 0K |
| 描述： | IC ACEX 1K FPGA 100K 256-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 90 |
| 系列： | ACEX-1K® |
| LAB/CLB数： | 624 |
| 逻辑元件/单元数： | 4992 |
| RAM 位总计： | 49152 |
| 输入/输出数： | 186 |
| 门数： | 257000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FBGA（17x17） |
| 其它名称： | 544-1821 EP1K100FC256-3N-ND |
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54
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Figure 30. EAB Synchronous Timing Waveforms
parameters.
WE
CLK
EAB Synchronous Read
a0
d2
tEABDATASU
tEABRCREG
tEABDATACO
a1
a2
a3
d1
tEABDATAH
a0
WE
CLK
dout0
din1
din2
din3
din2
tEABWESU
tEABWCREG
tEABWEH
tEABDATACO
a1
a2
a3
a2
din3
din2
din1
tEABDATAH
tEABDATASU
EAB Synchronous Write (EAB Output Registers Used)
dout1
Address
Data-Out
Address
Data-Out
Data-In
Table 22. LE Timing Microparameters (Part 1 of 2)
Symbol
Parameter
Conditions
tLUT
LUT delay for data-in
tCLUT
LUT delay for carry-in
tRLUT
LUT delay for LE register feedback
tPACKED
Data-in to packed register delay
tEN
LE register enable delay
tCICO
Carry-in to carry-out delay
tCGEN
Data-in to carry-out delay
tCGENR
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| EP1K100FC484-2N | 功能描述:FPGA - 现场可编程门阵列 FPGA - ACEX 1K 624 LABs 333 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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