参数资料
| 型号： | EP1K10TI100-2 |
| 厂商： | Altera |
| 文件页数： | 2/86页 |
| 文件大小： | 0K |
| 描述： | IC ACEX 1K FPGA 10K 100-TQFP |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 270 |
| 系列： | ACEX-1K® |
| LAB/CLB数： | 72 |
| 逻辑元件/单元数： | 576 |
| RAM 位总计： | 12288 |
| 输入/输出数： | 66 |
| 门数： | 56000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 其它名称： | 544-2082 |
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10
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Figure 2. ACEX 1K Device in Dual-Port RAM Mode
Notes:
(1)
All registers can be asynchronously cleared by EAB local interconnect signals, global signals, or the chip-wide reset.
(2)
EP1K10, EP1K30, and EP1K50 devices have 88 EAB local interconnect channels; EP1K100 devices have 104 EAB
local interconnect channels.
The EAB can use Altera megafunctions to implement dual-port RAM
applications where both ports can read or write, as shown in Figure 3. The
ACEX 1K EAB can also be used in a single-port mode (see Figure 4).
Column Interconnect
EAB Local
Interconnect (2)
Dedicated Clocks
24
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
rdaddress[ ]
wraddress[ ]
RAM/ROM
256
× 16
512
× 8
1,024
× 4
2,048
× 2
Data In
Read Address
Write Address
Read Enable
Write Enable
Data Out
4, 8, 16, 32
outclocken
inclocken
inclock
outclock
D
ENA
Q
Write
Pulse
Generator
rden
wren
Multiplexers allow read
address and read
enable registers to be
clocked by inclock or
outclock signals.
Row Interconnect
4, 8
Dedicated Inputs &
Global Signals
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PDF描述 |
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参数描述 |
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| EP1K30FC256-1N | 功能描述:FPGA - 现场可编程门阵列 FPGA - ACEX 1K 216 LABs 171 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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