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参数资料
型号： EP1SGX25CF672I7N
厂商： ALTERA CORP
元件分类： FPGA
英文描述： FPGA, PBGA672
封装： 27 X 27 MM, 1 MM PITCH, LEAD FREE, FBGA-672
文件页数： 73/279页
文件大小： 3671K
代理商： EP1SGX25CF672I7N
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4–98
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
I/O Structure
Figure 4–59. Row I/O Block Connection to the Interconnect
Notes to Figure 4–59:
(1)
The 16 control signals are composed of four output enables
io_boe[3..0], four clock enables io_bce[3..0],
four clocks
io_clk[3..0], and four clear signals io_bclr[3..0].
(2)
The 28 data and control signals consist of eight data out lines: four lines each for DDR applications
io_dataouta[3..0] and io_dataoutb[3..0], four output enables io_coe[3..0], four input clock enables
io_cce_in[3..0], four output clock enables io_cce_out[3..0], four clocks io_cclk[3..0], and four clear
signals
io_cclr[3..0].
16
28
R4, R8 & R24
Interconnects
C4, C8 & C16
Interconnects
I/O Block Local
Interconnect
16 Control Signals
from I/O Interconnect (1)
I/O Interconnect
28 Data & Control
Signals from
Logic Array (2)
io_dataouta[3..0]
io_dataoutb[3..0]
io_clk[7:0]
Horizontal I/O
Block Contains
up to Four IOEs
Direct Link
Interconnect
to Adjacent LAB
Direct Link
Interconnect
to Adjacent LAB
LAB Local
Interconnect
LAB
Horizontal
I/O Block
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EP1SGX25DF1020C6N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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