参数资料
| 型号： | EP20K400EFC672-2X |
| 厂商： | Altera |
| 文件页数： | 23/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 400K 672-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 40 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 1664 |
| 逻辑元件/单元数： | 16640 |
| RAM 位总计： | 212992 |
| 输入/输出数： | 488 |
| 门数： | 1052000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-BGA（27x27） |
| 其它名称： | 544-2095 |
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Altera Corporation
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APEX 20K Programmable Logic Device Family Data Sheet
Logic Element
The LE, the smallest unit of logic in the APEX 20K architecture, is compact
and provides efficient logic usage. Each LE contains a four-input LUT,
which is a function generator that can quickly implement any function of
four variables. In addition, each LE contains a programmable register and
carry and cascade chains. Each LE drives the local interconnect, MegaLAB
interconnect, and FastTrack Interconnect routing structures. See Figure 5.
Figure 5. APEX 20K Logic Element
Each LE’s programmable register can be configured for D, T, JK, or SR
operation. The register’s clock and clear control signals can be driven by
global signals, general-purpose I/O pins, or any internal logic. For
combinatorial functions, the register is bypassed and the output of the
LUT drives the outputs of the LE.
labclk1
labclk2
labclr1
labclr2
Carry-In
Clock &
Clock Enable
Select
Carry-Out
Look-Up
Table
(LUT)
Carry
Chain
Cascade
Chain
Cascade-In
Cascade-Out
To FastTrack Interconnect,
MegaLAB Interconnect,
or Local Interconnect
To FastTrack Interconnect,
MegaLAB Interconnect,
or Local Interconnect
Programmable
Register
PRN
CLRN
DQ
ENA
Register Bypass
Packed
Register Select
Chip-Wide
Reset
labclkena1
labclkena2
Synchronous
Load & Clear
Logic
LAB-wide
Synchronous
Load
LAB-wide
Synchronous
Clear
Asynchronous
Clear/Preset/
Load Logic
data1
data2
data3
data4
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| EP20K400EFI672-1ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K400EFI672-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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