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参数资料
| 型号： | EP20K400FC672-2ES |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件页数： | 79/114页 |
| 文件大小： | 1623K |
| 代理商： | EP20K400FC672-2ES |
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Altera Corporation
67
APEX 20K Programmable Logic Device Family Data Sheet
Table 33. APEX 20KE Device DC Operating Conditions
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VIH
High-level LVTTL, CMOS, or 3.3-V
PCI input voltage
1.7, 0.5
× V
CCIO
4.1
V
VIL
Low-level LVTTL, CMOS, or 3.3-V
PCI input voltage
–0.5
0.8, 0.3
× V
CCIO
V
VOH
3.3-V high-level LVTTL output
voltage
IOH = –12 mA DC,
2.4
V
3.3-V high-level LVCMOS output
voltage
IOH = –0.1 mA DC,
VCCIO – 0.2
V
3.3-V high-level PCI output voltage IOH = –0.5 mA DC,
0.9
× V
CCIO
V
2.5-V high-level output voltage
IOH = –0.1 mA DC,
2.1
V
IOH = –1 mA DC,
2.0
V
IOH = –2 mA DC,
1.7
V
VOL
3.3-V low-level LVTTL output
voltage
IOL = 12 mA DC,
0.4
V
3.3-V low-level LVCMOS output
voltage
IOL = 0.1 mA DC,
0.2
V
3.3-V low-level PCI output voltage IOL = 1.5 mA DC,
VCCIO = 3.00 to 3.60 V
0.1
× V
CCIO
V
2.5-V low-level output voltage
IOL = 0.1 mA DC,
0.2
V
IOL = 1 mA DC,
0.4
V
IOL = 2 mA DC,
0.7
V
II
Input pin leakage current
–10
10
A
IOZ
Tri-stated I/O pin leakage current
–10
10
A
ICC0
VCC supply current (standby)
(All ESBs in power-down mode)
VI = ground, no load, no
toggling inputs, -1 speed
grade
10
mA
VI = ground, no load, no
toggling inputs,
-2, -3 speed grades
5mA
RCONF
Value of I/O pin pull-up resistor
before and during configuration
20
50
k
30
80
k
60
150
k
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PDF描述 |
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参数描述 |
|---|---|
| EP20K400FC672-3 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 1664 Macro 502 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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