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参数资料
型号： EP2AGX125EF35C6N
厂商： Altera
文件页数： 79/90页
文件大小： 0K
描述： IC ARRIA II GX 125K 1152FBG
产品培训模块： Arria II GX FPGA
Three Reasons to Use FPGA's in Industrial Designs
特色产品： Arria? II GX FPGAs
标准包装： 3
系列： Arria II GX
LAB/CLB数： 4964
逻辑元件/单元数： 118143
RAM 位总计： 8315904
输入/输出数： 452
电源电压： 0.87 V ~ 0.93 V
安装类型： 表面贴装
工作温度： 0°C ~ 85°C
封装/外壳： 1152-BBGA
供应商设备封装： 1152-FBGA（27x27）
配用： 544-2600-ND - KIT DEV ARRIA II GX FPGA 2AGX125
其它名称： 544-2599-5
EP2AGX125EF35C6NES
EP2AGX125EF35C6NES-ND
1–72
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
Arria II Device Handbook Volume 3: Device Datasheet and Addendum
December 2013
Altera Corporation
IOE Programmable Delay
Table 1–66 lists the delay associated with each supported IOE programmable delay
chain for Arria II GX devices.
Table 1–67 lists the IOE programmable delay settings for Arria II GZ devices.
Table 1–66. IOE Programmable Delay for Arria II GX Devices
Parameter
Available
Settings
(1)
Minimum
Offset
(2)
Maximum Offset
Unit
Fast Model
Slow Model
I3
C4
I5
I3
C4
C5
I5
C6
Output
enable pin
delay
7
0
0.413
0.442
0.413
0.814
0.713
0.796
0.801
0.873
ns
Delay from
output
register to
output pin
7
0
0.339
0.362
0.339
0.671
0.585
0.654
0.661
0.722
ns
Input delay
from pin to
internal cell
52
0
1.494
1.607
1.494
2.895
2.520
2.733
2.775
2.944
ns
Input delay
from pin to
input register
52
0
1.493
1.607
1.493
2.896
2.503
2.732
2.774
2.944
ns
DQS bus to
input register
delay
4
0
0.074
0.076
0.074
0.140
0.124
0.147
0.167
ns
Notes to Table 1–66:
(1) The available setting for every delay chain starts with zero and ends with the specified maximum number of settings.
(2) The minimum offset represented in the table does not include intrinsic delay.
Table 1–67. IOE Programmable Delay for Arria II GZ Devices
Parameter
Available
Settings
(1)
Minimum
Offset (2)
Maximum Offset
Unit
Fast Model
Slow Model
Industrial
Commercial
C3
I3
C4
I4
D1
15
0
0.462
0.505
0.795
0.801
0.857
0.864
ns
D2
7
0
0.234
0.232
0.372
0.371
0.407
0.405
ns
D3
7
0
1.700
1.769
2.927
2.948
3.157
3.178
ns
D4
15
0
0.508
0.554
0.882
0.889
0.952
0.959
ns
D5
15
0
0.472
0.500
0.799
0.817
0.875
0.882
ns
D6
6
0
0.186
0.195
0.319
0.321
0.345
0.347
ns
Notes to Table 1–67:
(1) You can set this value in the Quartus II software by selecting D1, D2, D3, D4, D5, and D6 in the Assignment Name column.
(2) Minimum offset does not include the intrinsic delay.
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PDF描述
GCC13DRTI CONN EDGECARD 26POS DIP .100 SLD
VE-B63-CY-S CONVERTER MOD DC/DC 24V 50W
VE-21F-CW-F3 CONVERTER MOD DC/DC 72V 100W
VI-BTK-CV-F4 CONVERTER MOD DC/DC 40V 150W
TAP334K050SCS CAP TANT 0.33UF 50V 10% RADIAL
相关代理商/技术参数
参数描述
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