参数资料
| 型号： | EP2AGX45DF29I5 |
| 厂商： | Altera |
| 文件页数： | 48/90页 |
| 文件大小： | 0K |
| 描述： | IC ARRIA II GX FPGA 45K 780FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 4 |
| 系列： | Arria II GX |
| LAB/CLB数： | 1805 |
| 逻辑元件/单元数： | 42959 |
| RAM 位总计： | 3517440 |
| 输入/输出数： | 364 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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1–44
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
CPRI Transmit Jitter Generation (11)
Total jitter
E.6.HV, E.12.HV
Pattern = CJPAT
——
0.27
9
—
0.279
—
0.279
—
0.279
UI
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
—
0.35
—
0.35
—
0.35
—
0.35
UI
Deterministic
jitter
E.6.HV, E.12.HV
Pattern = CJPAT
—
0.14
—
0.14
—
0.14
—
0.14
UI
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
—
0.17
—
0.17
—
0.17
—
0.17
UI
CPRI Receiver Jitter Tolerance (11)
Total jitter
tolerance
E.6.HV, E.12.HV
Pattern = CJPAT
> 0.66
UI
Deterministic
jitter tolerance
E.6.HV, E.12.HV
Pattern = CJPAT
> 0.4
UI
Total jitter
tolerance
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
> 0.65
UI
E.60.LV
Pattern = PRBS31
> 0.6
—
UI
Deterministic
jitter tolerance
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
> 0.37
UI
E.60.LV
Pattern = PRBS31
> 0.45
—
UI
Combined
deterministic and
random jitter
tolerance
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
> 0.55
UI
OBSAI Transmit Jitter Generation (12)
Total jitter at
768 Mbps,
1536 Mbps, and
3072 Mbps
REFCLK =
153.6 MHz
Pattern = CJPAT
—
0.35
—
0.35
—
0.35
—
0.35
UI
Deterministic
jitter at
768 Mbps,
1536 Mbps, and
3072 Mbps
REFCLK =
153.6 MHz
Pattern = CJPAT
—
0.17
—
0.17
—
0.17
—
0.17
UI
Table 1–40. Transceiver Block Jitter Specifications for Arria II GX Devices (Note 1) (Part 8 of 10)
Symbol/
Description
Conditions
I3
C4
C5, I5
C6
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
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PDF描述 |
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