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参数资料
型号： EP2S30F672C3
厂商： Altera
文件页数： 6/768页
文件大小： 0K
描述： IC STRATIX II FPGA 30K 672-FBGA
产品培训模块： Three Reasons to Use FPGA's in Industrial Designs
标准包装： 10
系列： Stratix® II
LAB/CLB数： 1694
逻辑元件/单元数： 33880
RAM 位总计： 1369728
输入/输出数： 500
电源电压： 1.15 V ~ 1.25 V
安装类型： 表面贴装
工作温度： 0°C ~ 85°C
封装/外壳： 672-BBGA
供应商设备封装： 672-BGA（27x27）
其它名称： 544-1895
EP2S30F672C3-ND
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Altera Corporation
2–85
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
The bus-hold circuitry also pulls undriven pins away from the input
threshold voltage where noise can cause unintended high-frequency
switching. You can select this feature individually for each I/O pin. The
bus-hold output drives no higher than VCCIO to prevent overdriving
signals. If the bus-hold feature is enabled, the programmable pull-up
option cannot be used. Disable the bus-hold feature when the I/O pin has
been configured for differential signals.
The bus-hold circuitry uses a resistor with a nominal resistance (RBH) of
approximately 7 k
Ω to weakly pull the signal level to the last-driven state.
See the DC & Switching Characteristics chapter in the Stratix II Device
Handbook, Volume 1, for the specific sustaining current driven through this
resistor and overdrive current used to identify the next-driven input
level. This information is provided for each VCCIO voltage level.
The bus-hold circuitry is active only after configuration. When going into
user mode, the bus-hold circuit captures the value on the pin present at
the end of configuration.
Programmable Pull-Up Resistor
Each Stratix II device I/O pin provides an optional programmable
pull-up resistor during user mode. If you enable this feature for an I/O
pin, the pull-up resistor (typically 25 k
Ω) weakly holds the output to the
VCCIO level of the output pin’s bank.
Programmable pull-up resistors are only supported on user I/O pins, and
are not supported on dedicated configuration pins, JTAG pins or
dedicated clock pins.
Advanced I/O Standard Support
Stratix II device IOEs support the following I/O standards:
■
3.3-V LVTTL/LVCMOS
■
2.5-V LVTTL/LVCMOS
■
1.8-V LVTTL/LVCMOS
■
1.5-V LVCMOS
■
3.3-V PCI
■
3.3-V PCI-X mode 1
■
LVDS
■
LVPECL (on input and output clocks only)
■
HyperTransport technology
■
Differential 1.5-V HSTL Class I and II
■
Differential 1.8-V HSTL Class I and II
■
Differential SSTL-18 Class I and II
■
Differential SSTL-2 Class I and II
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参数描述
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EP2S30F672C4 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2S30F672C4N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2S30F672C5 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2S30F672C5AA 制造商:Altera Corporation 功能描述:FPGA Stratix
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