参数资料
| 型号： | EP2S60F484C4N |
| 厂商： | Altera |
| 文件页数： | 8/768页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 60K 484-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 20 |
| 系列： | Stratix® II |
| LAB/CLB数： | 3022 |
| 逻辑元件/单元数： | 60440 |
| RAM 位总计： | 2544192 |
| 输入/输出数： | 334 |
| 电源电压： | 1.15 V ~ 1.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 484-BBGA |
| 供应商设备封装： | 484-FBGA（23x23） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名称： | 544-1907 EP2S60F484C4N-ND |
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Altera Corporation
2–87
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
f
For more information on I/O standards supported by Stratix II I/O
banks, refer to the Selectable I/O Standards in Stratix II & Stratix II GX
Devices chapter in volume 2 of the Stratix II Device Handbook or the
Stratix II GX Device Handbook.
Stratix II devices contain eight I/O banks and four enhanced PLL external
clock output banks, as shown in Figure 2–57. The four I/O banks on the
right and left of the device contain circuitry to support high-speed
differential I/O for LVDS and HyperTransport inputs and outputs. These
banks support all Stratix II I/O standards except PCI or PCI-X I/O pins,
and SSTL-18 Class II and HSTL outputs. The top and bottom I/O banks
support all single-ended I/O standards. Additionally, enhanced PLL
external clock output banks allow clock output capabilities such as
differential support for SSTL and HSTL.
SSTL-2 Class I and II
Voltage-referenced
1.25
2.5
1.25
Notes to Table 2–16:
(1)
This I/O standard is only available on input and output column clock pins.
(2)
This I/O standard is only available on input clock pins and DQS pins in I/O banks 3, 4, 7, and 8, and output clock
pins in I/O banks 9,10, 11, and 12.
(3)
VCCIO is 3.3 V when using this I/O standard in input and output column clock pins (in I/O banks 9, 10, 11, and 12).
The clock input pins supporting LVDS on banks 3, 4, 7, and 8 use VCCINT for LVDS input operations and have no
dependency on the VCCIO level of the bank.
(4)
1.2-V HSTL is only supported in I/O banks 4,7, and 8.
Table 2–16. Stratix II Supported I/O Standards (Part 2 of 2)
I/O Standard
Type
Input Reference
Voltage (VREF) (V)
Output Supply
Voltage (VCCIO) (V)
Board Termination
Voltage (VTT) (V)
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| EP2S60F484I4N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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