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参数资料
型号： EP2SGX30CF780C3
厂商： Altera
文件页数： 828/1486页
文件大小： 0K
描述： IC STRATIX II GX 30K 780-FBGA
产品培训模块： Three Reasons to Use FPGA's in Industrial Designs
标准包装： 9
系列： Stratix® II GX
LAB/CLB数： 1694
逻辑元件/单元数： 33880
RAM 位总计： 1369728
输入/输出数： 361
电源电压： 1.15 V ~ 1.25 V
安装类型： 表面贴装
工作温度： 0°C ~ 70°C
封装/外壳： 780-BBGA
供应商设备封装： 780-FBGA（29x29）
其它名称： 544-1747
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Altera Corporation
2–51
October 2007
Stratix II GX Device Handbook, Volume 2
Stratix II GX Transceiver Architecture Overview
drivers, so the resultant VOD is a function of the transmitter termination
value. Refer to “Programmable Voltage Output Differential (VOD)” on
page 2–48 for more information regarding resultant VOD values. You can
disable the on-chip termination to use external termination. If you select
external termination, the transmitter common mode is also tri-stated.
You select transmitter termination in the Quartus II software (in the
Assignments menu choose Assignment Organizer, then Options for
Individual Nodes Only, and then Stratix II GX Termination Value). By
default, the value is 100
Ω. If you plan to use 100-Ωtermination, the
Quartus II software automatically sets it during the compilation.
You set the transmitter termination setting through a pull-down menu in
the ALT2GXB MegaWizard
Programmable Common Mode
You can set the common mode in Stratix II GX devices to 600 mV or
700 mV. Use the 600-mV setting with the 1.2-V PCML standard. Use the
700-mV setting for the 1.5-V PCML standard. Table 2–9 shows the
available common mode settings for 1.2-V/1.5-V VCCH.
PCI Express Receiver Detect
The Stratix II GX transmitter buffer has a built-in receiver detection
circuit for use in the PIPE mode. This circuit detects if there is a receiver
downstream by sending out a pulse on the common mode of the
transmitter and monitoring the reflection. This mode requires the
transmitter buffer to be tri-stated (in Electrical Idle mode) and the use of
on-chip termination and a 125 MHz fixedclk signal.
Table 2–9. Common Mode Settings for the Available PCML Standards Note (1)
Common Mode Settings
1.2-V PCML Standard
1.5-V PCML Standard
Data Rates (Mbps)
600 mV
vv
600 to 3125
600 mV
—
v
3126 to 6375
700 mV
—
v
600 to 3125
Note to Table 2–9:
(1)
The PIPE protocol only allows 1.2-V PCML with 600 mV common mode. It does not allow a 1.5-V PCML and
700 mV combination.
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PDF描述
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EP3SE50F484C3N IC STRATIX III E 50K 484-FBGA
相关代理商/技术参数
参数描述
EP2SGX30CF780C3N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2SGX30CF780C4 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2SGX30CF780C4N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2SGX30CF780C5 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP2SGX30CF780C5N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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