参数资料
| 型号： | EP4S40G5H40I2N |
| 厂商： | Altera |
| 文件页数： | 59/82页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX IV FPGA 530K 1517HBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 3 |
| 系列： | STRATIX® IV GT |
| LAB/CLB数： | 21248 |
| 逻辑元件/单元数： | 531200 |
| RAM 位总计： | 28033024 |
| 输入/输出数： | 654 |
| 电源电压： | 0.92 V ~ 0.98 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1517-BBGA 裸露焊盘 |
| 供应商设备封装： | 1517-HBGA（42.5x42.5） |
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1–54
Chapter 1: DC and Switching Characteristics for Stratix IV Devices
Switching Characteristics
Stratix IV Device Handbook
March 2014
Altera Corporation
Volume 4: Device Datasheet and Addendum
Chip-Wide Reset (Dev_CLRn) Specifications
Table 1–41 lists the specifications for the Stratix IV chip-wide reset (Dev_CLRn). This
specifications denote the minimum pulse width of the Dev_CLRn signal required to
clear all the device registers.
Periphery Performance
This section describes periphery performance, including high-speed I/O and external
memory interface.
I/O performance supports several system interfaces, such as the LVDS high-speed
I/O interface, external memory interface, and the PCI/PCI-X bus interface.
General-purpose I/O standards such as 3.3-, 2.5-, 1.8-, and 1.5-LVTTL/LVCMOS are
capable of typical 167 MHz and 1.2 LVCMOS at 100 MHz interfacing frequency with
10 pF load.
For the Stratix IV GT –1 and –2 speed grade specifications, refer to the –2/–2× speed
grade column. For the Stratix IV GT –3 speed grade specification, refer to the –3 speed
grade column, unless otherwise specified.
1 Actual achievable frequency depends on design- and system-specific factors. You
must perform HSPICE/IBIS simulations based on your specific design and system
setup to determine the maximum achievable frequency in your system.
High-Speed I/O Specification
Table 1–42 lists the high-speed I/O timing for Stratix IV devices.
Table 1–41. Chip-Wide Reset (DEV_CLRn) Specifications
Description
Min
Typ
Max
Unit
Dev_CLRn
500
—
s
Table 1–42. High-Speed I/O Specifications (1), (2) (Part 1 of 3)
Symbol
Conditions
–2/–2× Speed Grade
–3 Speed Grade
–4 Speed Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
fHSCLK_in (input
clock frequency)
True Differential I/O
Standards
Clock boost factor W = 1 to 40
5—
800
5
—
717
5
—
717
MHz
fHSCLK_in (input
clock frequency)
Single Ended I/O
Standards (12)
Clock boost factor W = 1 to 40
5
—
800
5
—
717
5
—
717
MHz
fHSCLK_in (input
clock frequency)
Single Ended I/O
Standards (13)
Clock boost factor W = 1 to 40
5
—
520
5
—
420
5
—
420
MHz
fHSCLK_OUT (output
clock frequency)
—5
—
800
5—
717
5—
717
MHz
相关PDF资料 |
PDF描述 |
|---|---|
| 24C02C-E/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
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| 24C01C-E/MS | IC EEPROM 1KBIT 400KHZ 8MSOP |
| EP4S40G5H40I2 | IC STRATIX IV FPGA 530K 1517HBGA |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP4S40G5H40I3N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix IV 21248 LABs 654 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP4SE110 | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Stratix IV Device |
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