参数资料
| 型号： | EP4SGX230HF35I3N |
| 厂商： | Altera |
| 文件页数： | 66/82页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX IV FPGA 230K 1152FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 3 |
| 系列： | Stratix® IV GX |
| LAB/CLB数： | 9120 |
| 逻辑元件/单元数： | 228000 |
| RAM 位总计： | 17544192 |
| 输入/输出数： | 564 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1152-BBGA |
| 供应商设备封装： | 1152-FBGA（27x27） |
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Chapter 1: DC and Switching Characteristics for Stratix IV Devices
1–61
Switching Characteristics
March 2014
Altera Corporation
Stratix IV Device Handbook
Volume 4: Device Datasheet and Addendum
Table 1–49 lists the memory output clock jitter specifications for Stratix IV devices.
OCT Calibration Block Specifications
Table 1–50 lists the OCT calibration block specifications for Stratix IV devices.
Table 1–49. Memory Output Clock Jitter Specification for Stratix IV Devices (1), (2), (3), (4)
Parameter
Clock
Network
Symbol
–2/–2X
Speed Grade
–3
Speed Grade
–4
Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Clock period jitter
Regional
t
JIT(per)
-5050-55
55-5555
ps
Cycle-to-cycle period jitter
Regional
t
JIT(cc)
-100
100
-110
110
-110
110
ps
Duty cycle jitter
Regional
t
JIT(duty)
-50
50
-82.5
82.5
-82.5
82.5
ps
Clock period jitter
Global
t
JIT(per)
-75
75
-82.5
82.5
-82.5
82.5
ps
Cycle-to-cycle period jitter
Global
t
JIT(cc)
-150
150
-165
165
-165
165
ps
Duty cycle jitter
Global
t
JIT(duty)
-7575-90
90-9090
ps
Notes to Table 1–49:
(1) The memory output clock jitter measurements are for 200 consecutive clock cycles, as specified in the JEDEC DDR2/DDR3 SDRAM standard.
(2) The clock jitter specification applies to memory output clock pins generated using differential signal-splitter and DDIO circuits clocked by a PLL
output routed on a regional or global clock network as specified. Altera recommends using regional clock networks whenever possible.
(3) The memory output clock jitter stated in Table 1–49 is applicable when an input jitter of 30 ps is applied.
(4) The clock jitter specification is characterized with 70% utilization, 266 MHz core clock frequency, and 12.5% design toggle rate. If your design
exceeds any of these conditions, the jitter specification of the design may not meet the above specification.
Table 1–50. OCT Calibration Block Specifications for Stratix IV Devices
Symbol
Description
Min
Typ
Max
Unit
OCTUSRCLK
Clock required by OCT calibration blocks
—
20
MHz
TOCTCAL
Number of OCTUSRCLK clock cycles required for OCT RS/RT
calibration
—
1000
—
Cycles
TOCTSHIFT
Number of OCTUSRCLK clock cycles required for OCT code
to shift out
—
28
—
Cycles
TRS_RT
Time required between the dyn_term_ctrl and oe signal
transitions in a bidirectional I/O buffer to dynamically switch
between OCT RS and RT
—2.5
—
ns
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PDF描述 |
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