参数资料
| 型号： | EPF10K200EBC600-1 |
| 厂商： | Altera |
| 文件页数： | 19/100页 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10KE FPGA 200K 600-BGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 12 |
| 系列： | FLEX-10KE® |
| LAB/CLB数： | 1248 |
| 逻辑元件/单元数： | 9984 |
| RAM 位总计： | 98304 |
| 输入/输出数： | 470 |
| 门数： | 513000 |
| 电源电压： | 2.3 V ~ 2.7 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 600-BGA |
| 供应商设备封装： | 600-BGA（45x45） |
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Altera Corporation
25
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
In addition to the six clear and preset modes, FLEX 10KE devices provide
a chip-wide reset pin that can reset all registers in the device. Use of this
feature is set during design entry. In any of the clear and preset modes, the
chip-wide reset overrides all other signals. Registers with asynchronous
presets may be preset when the chip-wide reset is asserted. Inversion can
be used to implement the asynchronous preset. Figure 12 shows examples
of how to setup the preset and clear inputs for the desired functionality.
Figure 12. FLEX 10KE LE Clear & Preset Modes
Asynchronous Clear
Asynchronous Preset
Asynchronous Preset & Clear
Asynchronous Load without Clear or Preset
labctrl1
(Asynchronous
Load)
PRN
CLRN
DQ
NOT
labctrl1
(Asynchronous
Load)
Asynchronous Load with Clear
labctrl2
(Clear)
PRN
CLRN
DQ
NOT
(Asynchronous
Load)
Asynchronous Load with Preset
NOT
PRN
CLRN
DQ
labctrl1 or
labctrl2
PRN
CLRN
DQ
VCC
Chip-Wide Reset
PRN
CLRN
DQ
PRN
CLRN
DQ
VCC
Chip-WideReset
Chip-Wide Reset
data3
(Data)
labctrl1
labctrl2
(Preset)
data3
(Data)
data3
(Data)
labctrl1 or
labctrl2
labctrl1
labctrl2
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PDF描述 |
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