- 您现在的位置：买卖IC网 > PDF目录97927 > EPF10K200EFC672-3 Field Programmable Gate Array (FPGA) PDF资料下载
参数资料
| 型号： | EPF10K200EFC672-3 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 现场可编程门阵列（FPGA） |
| 文件页数： | 49/120页 |
| 文件大小： | 1901K |
| 代理商： | EPF10K200EFC672-3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页当前第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页
34
Altera Corporation
FLEX 10KE Embedded Programmable Logic Family Data Sheet
Signals on the peripheral control bus can also drive the four global signals,
generated signal can drive a global signal, providing the same low-skew,
low-delay characteristics as a signal driven by an input pin. An LE drives
the global signal by driving a row line that drives the peripheral bus,
which then drives the global signal. This feature is ideal for internally
generated clear or clock signals with high fan-out. However, internally
driven global signals offer no advantage over the general-purpose
interconnect for routing data signals.
The chip-wide output enable pin is an active-low pin that can be used to
tri-state all pins on the device. This option can be set in the
MAX+PLUS II software. On EPF10K50E and EPF10K200E devices, the
built-in I/O pin pull-up resistors (which are active during configuration)
are active when the chip-wide output enable pin is asserted. The registers
in the IOE can also be reset by the chip-wide reset pin.
Table 9. Peripheral Bus Sources for EPF10K100B, EPF10K100E, EPF10K130E, EPF10K200E &
EPF10K200S Devices
Peripheral
Control Signal
EPF10K100B
EPF10K100E
EPF10K130E
EPF10K200E
EPF10K200S
OE0
Row A
Row C
Row G
OE1
Row C
Row E
Row I
OE2
Row E
Row G
Row K
OE3
Row L
Row N
Row R
OE4
Row I
Row K
Row O
OE5
Row K
Row M
Row Q
CLKENA0/CLK0/GLOBAL0
Row F
Row H
Row L
CLKENA1/OE6/GLOBAL1
Row D
Row F
Row J
CLKENA2/CLR0
Row B
Row D
Row H
CLKENA3/OE7/GLOBAL2
Row H
Row J
Row N
CLKENA4/CLR1
Row J
Row L
Row P
CLKENA5/CLK1/GLOBAL3
Row G
Row I
Row M
相关PDF资料 |
PDF描述 |
|---|---|
| EPF10K200SBC356-1 | Field Programmable Gate Array (FPGA) |
| EPF10K200SBC356-1X | Field Programmable Gate Array (FPGA) |
| EPF10K200SBC356-2 | Field Programmable Gate Array (FPGA) |
| EPF10K200SBC356-2X | Field Programmable Gate Array (FPGA) |
| EPF10K200SBC356-3 | Field Programmable Gate Array (FPGA) |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EPF10K200EGC599-1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Altera Corporation 功能描述: |
| EPF10K200EGC599-2 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Altera Corporation 功能描述: |
| EPF10K200EGC599-3 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Altera Corporation 功能描述: |
| EPF10K200S | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Embedded Programmable Logic Device |
| EPF10K200SBC356-1 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Flex 10K 1248 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
发布紧急采购，3分钟左右您将得到回复。