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参数资料
| 型号： | EPF10K30RC208-4 |
| 厂商： | Altera |
| 文件页数： | 84/128页 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10K FPGA 30K 208-RQFP |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Change 30/Jun/2010 |
| 标准包装： | 48 |
| 系列： | FLEX-10K® |
| LAB/CLB数： | 216 |
| 逻辑元件/单元数： | 1728 |
| RAM 位总计： | 12288 |
| 输入/输出数： | 147 |
| 门数： | 69000 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP 裸露焊盘 |
| 供应商设备封装： | 240-RQFP（32x32） |
| 其它名称： | 544-2229 |
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Altera Corporation
59
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
Figure 28. Synchronous Bidirectional Pin External Timing Model
parameters. These internal timing parameters are expressed as worst-case
values. Using hand calculations, these parameters can be used to estimate
design performance. However, before committing designs to silicon,
actual worst-case performance should be modeled using timing
timing parameters.
PRN
CLRN
DQ
PRN
CLRN
DQ
PRN
CLRN
DQ
Dedicated
Clock
Bidirectional
Pin
Output Register
tINSUBIDIR
tOUTCOBIDIR
tXZBIDIR
tZXBIDIR
tINHBIDIR
OE Register
Input Register
Table 32. LE Timing Microparameters (Part 1 of 2)
Symbol
Parameter
Conditions
tLUT
LUT delay for data-in
tCLUT
LUT delay for carry-in
tRLUT
LUT delay for LE register feedback
tPACKED
Data-in to packed register delay
tEN
LE register enable delay
tCICO
Carry-in to carry-out delay
tCGEN
Data-in to carry-out delay
tCGENR
LE register feedback to carry-out delay
tCASC
Cascade-in to cascade-out delay
tC
LE register control signal delay
tCO
LE register clock-to-output delay
tCOMB
Combinatorial delay
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参数描述 |
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| EPF10K30RC240-4 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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