参数资料
| 型号： | EPF6010ATC100-1 |
| 厂商： | Altera |
| 文件页数： | 32/52页 |
| 文件大小： | 0K |
| 描述： | IC FLEX 6000 FPGA 10K 100-TQFP |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 270 |
| 系列： | FLEX 6000 |
| LAB/CLB数： | 88 |
| 逻辑元件/单元数： | 880 |
| 输入/输出数： | 71 |
| 门数： | 10000 |
| 电源电压： | 3 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
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Altera Corporation
FLEX 6000 Programmable Logic Device Family Data Sheet
microparameters, which are expressed as worst-case values. Using hand
calculations, these parameters can be used to estimate design
performance. However, before committing designs to silicon, actual
worst-case performance should be modeled using timing simulation and
parameters.
Table 19. LE Timing Microparameters
Symbol
Parameter
Conditions
tREG_TO_REG
LUT delay for LE register feedback in carry chain
tCASC_TO_REG
Cascade-in to register delay
tCARRY_TO_REG
Carry-in to register delay
tDATA_TO_REG
LE input to register delay
tCASC_TO_OUT
Cascade-in to LE output delay
tCARRY_TO_OUT
Carry-in to LE output delay
tDATA_TO_OUT
LE input to LE output delay
tREG_TO_OUT
Register output to LE output delay
tSU
LE register setup time before clock; LE register recovery time after
asynchronous clear
tH
LE register hold time after clock
tCO
LE register clock-to-output delay
tCLR
LE register clear delay
tC
LE register control signal delay
tLD_CLR
Synchronous load or clear delay in counter mode
tCARRY_TO_CARRY Carry-in to carry-out delay
tREG_TO_CARRY
Register output to carry-out delay
tDATA_TO_CARRY
LE input to carry-out delay
tCARRY_TO_CASC
Carry-in to cascade-out delay
tCASC_TO_CASC
Cascade-in to cascade-out delay
tREG_TO_CASC
Register-out to cascade-out delay
tDATA_TO_CASC
LE input to cascade-out delay
tCH
LE register clock high time
tCL
LE register clock low time
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