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参数资料
| 型号： | EPM3064ALC44-10N |
| 厂商： | Altera |
| 文件页数： | 44/46页 |
| 文件大小： | 0K |
| 描述： | IC MAX 3000A CPLD 64 44-PLCC |
| 标准包装： | 390 |
| 系列： | MAX® 3000A |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 10.0ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 4 |
| 宏单元数： | 64 |
| 门数： | 1250 |
| 输入/输出数： | 34 |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-LCC（J 形引线） |
| 供应商设备封装： | 44-PLCC（16.58x16.58） |
| 包装： | 管件 |
| 产品目录页面： | 603 (CN2011-ZH PDF) |
| 其它名称： | 544-1972 EPM3064ALC44-10N-ND |
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Altera Corporation
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MAX 3000A Programmable Logic Device Family Data Sheet
For registered functions, each macrocell flipflop can be individually
programmed to implement D, T, JK, or SR operation with programmable
clock control. The flipflop can be bypassed for combinatorial operation.
During design entry, the designer specifies the desired flipflop type; the
Altera development system software then selects the most efficient
flipflop operation for each registered function to optimize resource
utilization.
Each programmable register can be clocked in three different modes:
■
Global clock signal mode, which achieves the fastest clock–to–output
performance.
■
Global clock signal enabled by an active–high clock enable. A clock
enable is generated by a product term. This mode provides an enable
on each flipflop while still achieving the fast clock–to–output
performance of the global clock.
■
Array clock implemented with a product term. In this mode, the
flipflop can be clocked by signals from buried macrocells or I/O pins.
Two global clock signals are available in MAX 3000A devices. As shown
in Figure 1, these global clock signals can be the true or the complement of
either of the two global clock pins, GCLK1 or GCLK2.
Each register also supports asynchronous preset and clear functions. As
shown in Figure 2, the product–term select matrix allocates product terms
to control these operations. Although the product–term–driven preset
and clear from the register are active high, active–low control can be
obtained by inverting the signal within the logic array. In addition, each
register clear function can be individually driven by the active–low
dedicated global clear pin (GCLRn).
All registers are cleared upon power-up. By default, all registered outputs
drive low when the device is powered up. You can set the registered
outputs to drive high upon power-up through the Quartus II software.
Quartus II software uses the NOT Gate Push-Back method, which uses an
additional macrocell to set the output high. To set this in the Quartus II
software, go to the Assignment Editor and set the Power-Up Level
assignment for the register to High.
相关PDF资料 |
PDF描述 |
|---|---|
| R-78B5.0-1.0L | CONV DC/DC 1A 5V OUT SIP |
| MAX16999AUA11+T | IC REG LDO 1.1V .1A 8-UMAX-EP |
| EPM3032ATI44-10 | IC MAX 3000A CPLD 32 44-TQFP |
| MAX16999AUA08+T | IC REG LDO 0.8V .1A 8-UMAX-EP |
| ES1G-13-F | DIODE SUPER FAST 1A 400V SMA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EPM3064ALC44-10N | 制造商:Altera Corporation 功能描述:Programmable Logic IC |
| EPM3064ALC44-4 | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 3000A 64 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM3064ALC44-4N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 3000A 64 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM3064ALC44-7 | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 3000A 64 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM3064ALC44-7N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 3000A 64 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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