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参数资料
| 型号： | EPM3256ATI144-10 |
| 厂商： | Altera |
| 文件页数： | 3/46页 |
| 文件大小： | 0K |
| 描述： | IC MAX 3000A CPLD 256 144-TQFP |
| 产品变化通告： | Bond Wire Change 4/Sept/2008 |
| 标准包装： | 180 |
| 系列： | MAX® 3000A |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 10.0ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 16 |
| 宏单元数： | 256 |
| 门数： | 5000 |
| 输入/输出数： | 116 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
| 产品目录页面： | 603 (CN2011-ZH PDF) |
| 其它名称： | 544-1174 |
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Altera Corporation
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MAX 3000A Programmable Logic Device Family Data Sheet
Figure 5. MAX 3000A PIA Routing
While the routing delays of channel–based routing schemes in masked or
FPGAs are cumulative, variable, and path–dependent, the MAX 3000A
PIA has a predictable delay. The PIA makes a design’s timing
performance easy to predict.
I/O Control Blocks
The I/O control block allows each I/O pin to be individually configured
for input, output, or bidirectional operation. All I/O pins have a tri–state
buffer that is individually controlled by one of the global output enable
control block for MAX 3000A devices. The I/O control block has 6 or
10 global output enable signals that are driven by the true or complement
of two output enable signals, a subset of the I/O pins, or a subset of the
I/O macrocells.
To LAB
PIA Signals
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| EPM3256ATI144-10N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 3000A 256 Macro 116 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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| EPM32CXX6ACK | 功能描述:按钮开关 SEALED OI RoHS:否 制造商:C&K Components 触点形式:2 NC - 2 NO 开关功能:ON ? OFF 电流额定值:4 A 电压额定值 AC:12 V to 250 V 电压额定值 DC:12 V to 50 V 功率额定值: 安装风格:Through Hole 照明:Illuminated 照明颜色:None IP 等级:IP 40 端接类型:Solder 触点电镀:Silver 执行器:Square 盖颜色: 封装: 可燃性等级:UL 94 V-0 |
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