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参数资料
| 型号： | EPM7032AETC44-4N |
| 厂商： | Altera |
| 文件页数： | 26/64页 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 32 44-TQFP |
| 产品变化通告： | Bond Wire Change 4/Sept/2008 |
| 标准包装： | 480 |
| 系列： | MAX® 7000A |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 4.5ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 2 |
| 宏单元数： | 32 |
| 门数： | 600 |
| 输入/输出数： | 36 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-TQFP |
| 供应商设备封装： | 44-TQFP（10x10） |
| 包装： | 托盘 |
| 产品目录页面： | 604 (CN2011-ZH PDF) |
| 其它名称： | 544-1998 EPM7032AETC44-4N-ND |
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32
Altera Corporation
MAX 7000A Programmable Logic Device Data Sheet
Figure 11. MAX 7000A Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 12 shows the timing relationship
between internal and external delay parameters.
information.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t IN
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
t FSU
t FH
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
t IO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
Fast
Input Delay
t FIN
相关PDF资料 |
PDF描述 |
|---|---|
| MAX15006BATT/V+T | IC REG LDO 5V 50MA 6TDFN |
| THF476K020P1F-F | CAP TANT 47UF 20V 10% AXIAL |
| EPM7032AETI44-7N | IC MAX 7000 CPLD 32 44-TQFP |
| MAX15007BATT+T | IC REG LDO 5V 50MA 6-TDFN |
| TPSE686M025R0125 | CAP TANT 68UF 25V 20% 2917 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| EPM7032AETC447N | 制造商:Altera Corporation 功能描述: |
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