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参数资料
| 型号： | EPM7064BFC100-7 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | EE PLD, 3.5 ns, PBGA100 |
| 封装： | FBGA-100 |
| 文件页数： | 14/66页 |
| 文件大小： | 962K |
| 代理商： | EPM7064BFC100-7 |
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Altera Corporation
21
MAX 7000B Programmable Logic Device Data Sheet
Figure 8. MAX 7000B JTAG Waveforms
Table 9 shows the JTAG timing parameters and values for MAX 7000B
devices.
Note:
(1)
Timing parameters in this table apply to all VCCIO levels.
Table 9. JTAG Timing Parameters & Values for MAX 7000B Devices
Note (1)
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
25
ns
tJSZX
Update register high impedance to valid output
25
ns
tJSXZ
Update register valid output to high impedance
25
ns
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
相关PDF资料 |
PDF描述 |
|---|---|
| EPM7064BTC100-3 | EE PLD, 3.5 ns, PQFP100 |
| EPM7064BTC100-5 | EE PLD, 3.5 ns, PQFP100 |
| EPM7064BTC100-7 | EE PLD, 3.5 ns, PQFP100 |
| EPM7064BTC44-3 | EE PLD, 3.5 ns, PQFP44 |
| EPM7064BTC44-5 | EE PLD, 3.5 ns, PQFP44 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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