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参数资料
| 型号： | EPM7128SLC84-15 |
| 厂商： | Altera |
| 文件页数： | 17/66页 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 128 84-PLCC |
| 标准包装： | 75 |
| 系列： | MAX® 7000 |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 15.0ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 8 |
| 宏单元数： | 128 |
| 门数： | 2500 |
| 输入/输出数： | 68 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.31x29.31） |
| 包装： | 托盘 |
| 产品目录页面： | 604 (CN2011-ZH PDF) |
| 其它名称： | 544-1208-5 |
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24
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Figure 9 shows the timing requirements for the JTAG signals.
Figure 9. MAX 7000 JTAG Waveforms
Table 12 shows the JTAG timing parameters and values for MAX 7000S
devices.
f For more information, see Application Note 39 (IEEE 1149.1 (JTAG)
Table 12. JTAG Timing Parameters & Values for MAX 7000S Devices
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
25
ns
tJSZX
Update register high impedance to valid output
25
ns
tJSXZ
Update register valid output to high impedance
25
ns
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
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PDF描述 |
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参数描述 |
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