参数资料
| 型号： | EPM7256SRC208-7N |
| 厂商： | Altera |
| 文件页数： | 25/66页 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 256 208-RQFP |
| 产品变化通告： | Package Change 30/Jun/2010 |
| 标准包装： | 24 |
| 系列： | MAX® 7000 |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 7.5ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 16 |
| 宏单元数： | 256 |
| 门数： | 5000 |
| 输入/输出数： | 164 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-BFQFP 裸露焊盘 |
| 供应商设备封装： | 208-RQFP（28x28） |
| 包装： | 托盘 |
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Altera Corporation
31
MAX 7000 Programmable Logic Device Family Data Sheet
operating conditions.
Table 19. MAX 7000 & MAX 7000E External Timing Parameters
Symbol
Parameter
Conditions
-6 Speed Grade
-7 Speed Grade
Unit
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
6.0
7.5
ns
tPD2
I/O input to non-registered output
C1 = 35 pF
6.0
7.5
ns
tSU
Global clock setup time
5.0
6.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast input
2.5
3.0
ns
tFH
Global clock hold time of fast input
0.5
ns
tCO1
Global clock to output delay
C1 = 35 pF
4.0
4.5
ns
tCH
Global clock high time
2.5
3.0
ns
tCL
Global clock low time
2.5
3.0
ns
tASU
Array clock setup time
2.5
3.0
ns
tAH
Array clock hold time
2.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
6.5
7.5
ns
tACH
Array clock high time
3.0
ns
tACL
Array clock low time
3.0
ns
tCPPW
Minimum pulse width for clear and
preset
3.0
ns
tODH
Output data hold time after clock
C1 = 35 pF (4)
1.0
ns
tCNT
Minimum global clock period
6.6
8.0
ns
fCNT
Maximum internal global clock
frequency
151.5
125.0
MHz
tACNT
Minimum array clock period
6.6
8.0
ns
fACNT
Maximum internal array clock
frequency
151.5
125.0
MHz
fMAX
Maximum clock frequency
200
166.7
MHz
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PDF描述 |
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