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参数资料
| 型号： | EVAL-AD5621EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 21/24页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD5621 |
| 产品培训模块： | DAC Architectures |
| 标准包装： | 1 |
| 系列： | nanoDAC™ |
| DAC 的数量： | 1 |
| 位数： | 12 |
| 采样率（每秒）： | 1.7M |
| 数据接口： | 串行 |
| 设置时间： | 6µs |
| DAC 型： | 电压 |
| 工作温度： | -40°C ~ 125°C |
| 已供物品： | 板 |
| 已用 IC / 零件： | AD5621 |
AD5601/AD5611/AD5621
Data Sheet
Rev. G | Page 6 of 24
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
Figure 3. 6-Lead SC70 Pin Configuration
Figure 4. 6-Lead LFCSP Pin Configuration
Table 5. Pin Function Descriptions
SC70
Pin No.
LFCSP
Pin No.
Mnemonic
Description
1
4
SYNC
Level-Triggered Control Input (Active Low). This is the frame synchronization signal for the input
data. When SYNC goes low, it enables the input shift register, and data is transferred in on the falling
edges of the clocks that follow. The DAC is updated following the 16th clock cycle, unless SYNC is
taken high before this edge, in which case the rising edge of SYNC acts as an interrupt and the write
sequence is ignored by the DAC.
2
SCLK
Serial Clock Input. Data is clocked into the input shift register on the falling edge of the serial clock
input. Data can be transferred at rates up to 30 MHz.
3
SDIN
Serial Data Input. This device has a 16-bit shift register. Data is clocked into the register on the falling
edge of the serial clock input.
4
1
VDD
Power Supply Input. The AD5601/AD5611/AD5621 can be operated from 2.7 V to 5.5 V. VDD should be
decoupled to GND.
5
GND
Ground. Ground reference point for all circuitry on the AD5601/AD5611/AD5621.
6
VOUT
Analog Output Voltage from the DAC. The output amplifier has rail-to-rail operation.
EP
Exposed Pad. Connect to GND.
AD5601/
AD5611/
AD5621
TOP VIEW
(Not to Scale)
VOUT
SYNC
1
6
GND
SCLK
2
5
SDIN
VDD
3
4
06853-
003
06853-
053
1
VDD
3
SDIN
2
SCLK
NOTES:
1. CONNECT THE EXPOSED PAD TO GND.
6 VOUT
5 GND
4 SYNC
TOP VIEW
(Not to Scale)
AD5601/
AD5611/
AD5621
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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