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参数资料
| 型号： | EVAL-ADAU1966Z |
| 厂商： | Analog Devices Inc |
| 文件页数： | 26/52页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ADAU1966 |
| 标准包装： | 1 |
| DAC 的数量： | 16 |
| 位数： | 24 |
| 采样率（每秒）： | 192k |
| 数据接口： | I²S，串行，SPI? |
| DAC 型： | 电压 |
| 工作温度： | -40°C ~ 105°C |
| 已供物品： | 板 |
| 已用 IC / 零件： | ADAU1966 |
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ADAU1966
Data Sheet
Rev. D | Page 32 of 52
DAC CONTROL 1 REGISTER
Address: 0x07, Reset: 0x00, Name: DAC_CTRL1
Table 31. Bit Descriptions for DAC_CTRL1
Bits
Bit Name
Settings
Description
Reset
Access
7
BCLK_GEN
DBCLK Generation. When the PLL is locked to DLRCLK, it is possible to run
the ADAU1966 without an external DBCLK.
0x0
RW
0
Normal Operation—DBCLK
1
Internal DBCLK Generation
6
LRCLK_MODE
DLRCLK Mode Select. Only Valid for TDM modes.
0x0
RW
0
50% Duty Cycle DLRCLK
1
Pulse Mode
5
LRCLK_POL
DLRCLK Polarity. Allows the swapping of data between channels.
0x0
RW
0
Left/Odd channels are DLRCLK Low (Normal)
1
Left/Odd channels are DLRCLK High (Inverted)
4
SAI_MSB
MSB Position.
0x0
RW
0
MSB First DSDATA
1
LSB First DSDATA
2
BCLK_RATE
DBCLK Rate. Number of DBCLK cycles per DLRCLK Frame. Used only for
generating DBCLK in Master Mode operation (SAI_MS = 1).
0x0
RW
0
32 Cycles per Frame
1
16 Cycles per Frame
1
BCLK_EDGE
DBCLK Active Edge. Adjust the polarity of the DBCLK leading edge.
0x0
RW
0
Latch in Rising Edge
1
Latch in Falling Edge
0
SAI_MS
Serial Interface Master. Both DLRCLK and DBCLK become master when
enabled.
0x0
RW
0
DLRCLK/DBCLK Slave
1
DLRCLK/DBCLK Master
相关PDF资料 |
PDF描述 |
|---|---|
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| R-723.3D | CONV DC/DC 2A 4.5-28VIN 3.3V |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EVAL-ADAU1966Z | 制造商:Analog Devices 功能描述:ADAU1966, DAC, SIGMA DELTA, SPI, I2C, EV |
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