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参数资料
| 型号： | FRONTPANEL2EK |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 154/250页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL PROXIMITY F8XX SI1120 |
| 产品培训模块： | Si1102 & Si1120 |
| 标准包装： | 1 |
| 系列： | QuickSense™ |
| 传感器类型： | 触摸，电容式 |
| 传感范围： | 4 个按钮/键 |
| 接口： | USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，线缆 |
| 已用 IC / 零件： | C8051F800，Si1120 |
| 产品目录页面： | 626 (CN2011-ZH PDF) |
| 相关产品： | 336-1820-1-ND - SENS IR PROXIMITY AMB LT 8-ODFN |
| 其它名称： | 336-1816 |
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Rev. 1.0
237
C8051F80x-83x
set is then given (in PCA clocks) by Equation 29.5, where PCA0L is the value of the PCA0L register at the
time of the update.
Equation 29.5. Watchdog Timer Offset in PCA Clocks
The WDT reset is generated when PCA0L overflows while there is a match between PCA0CPH2 and
PCA0H. Software may force a WDT reset by writing a 1 to the CCF2 flag (PCA0CN.2) while the WDT is
enabled.
29.4.2. Watchdog Timer Usage
To configure the WDT, perform the following tasks:
1. Disable the WDT by writing a 0 to the WDTE bit.
2. Select the desired PCA clock source (with the CPS2–CPS0 bits).
3. Load PCA0CPL2 with the desired WDT update offset value.
4. Configure the PCA Idle mode (set CIDL if the WDT should be suspended while the CPU is in Idle
mode).
5. Enable the WDT by setting the WDTE bit to 1.
6. Reset the WDT timer by writing to PCA0CPH2.
The PCA clock source and Idle mode select cannot be changed while the WDT is enabled. The watchdog
timer is enabled by setting the WDTE or WDLCK bits in the PCA0MD register. When WDLCK is set, the
WDT cannot be disabled until the next system reset. If WDLCK is not set, the WDT is disabled by clearing
the WDTE bit.
The WDT is enabled following any reset. The PCA0 counter clock defaults to the system clock divided by
12, PCA0L defaults to 0x00, and PCA0CPL2 defaults to 0x00. Using Equation 29.5, this results in a WDT
timeout interval of 256 PCA clock cycles, or 3072 system clock cycles. Table 29.3 lists some example time-
out intervals for typical system clocks.
29.5. Register Descriptions for PCA0
Following are detailed descriptions of the special function registers related to the operation of the PCA.
Table 29.3. Watchdog Timer Timeout Intervals1
System Clock (Hz)
PCA0CPL2
Timeout Interval (ms)
24,500,000
255
32.1
24,500,000
128
16.2
24,500,000
32
4.1
3,062,5002
255
257
3,062,5002
128
129.5
3,062,5002
32
33.1
32,000
255
24576
32,000
128
12384
32,000
32
3168
Notes:
1.
Assumes SYSCLK/12 as the PCA clock source, and a PCA0L value
of 0x00 at the update time.
2.
Internal SYSCLK reset frequency = Internal Oscillator divided by 8.
Offset
256
PCA0CPL2
256
PCA0L
–
+
=
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PDF描述 |
|---|---|
| EEC18DRTS-S734 | CONN EDGECARD 36POS DIP .100 SLD |
| 0150150229 | CABLE FLAT FLEX 29POS .3MM 2" |
| VE-J74-EZ | CONVERTER MOD DC/DC 48V 25W |
| 0210490793 | CABLE JUMPER 1.25MM .076M 11POS |
| NC-381381-2.5-9 | LABEL ID PRODUCT |
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参数描述 |
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