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参数资料
| 型号： | FTLX8541E2 |
| 厂商： | Finisar Corporation |
| 文件页数： | 2/10页 |
| 文件大小： | 0K |
| 描述： | TXRX OPT X2 10 GB/S 850NM |
| 标准包装： | 1 |
| 波长： | 850nm |
| 应用： | 以太网 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 连接器类型： | SC |
| 安装类型： | X2 MSA |
| 产品目录页面： | 326 (CN2011-ZH PDF) |
| 其它名称： | 775-1053 |
FTLX8541 Product Specification – November 2007
I. Pin Descriptions
Signal Name Level I/O
Management and Monitoring Ports
MDIO Open Drain I/O
Pin No.
17
Description
Management Data I/O. Requires
external 10 - 22 k ? pull-up to the
APS on host.
MDC
1.2 V
I
18
Management Data Clock Input
CMOS
PRTAD4
1.2 V
1
19
Port Address Input bit 4
CMOS
PRTAD3
1.2 V
I
20
Port Address Input bit 3
CMOS
PRTAD2
1.2 V
I
21
Port Address Input bit 2
CMOS
PRTAD1
1.2 V
I
22
Port Address Input bit 1
CMOS
PRTAD0
1.2 V
I
23
Port Address Input bit 0
CMOS
LASI
Open Drain
O
9
Link Alarm Status Interrupt Output.
Open Drain Compatible Output with
10 - 20 k ? pull-up on host.
Logic high = Normal Operation
Logic low = Status Flag Triggered
RESET
Open Drain
I
10
Reset Input.
Open Drain Compatible Input with
22 k ? pull-up to APS internal to
transponder.
Logic high = Normal Operation
Logic low = RESET
Vendor Specific
11,15,16,24
Vendor Specific Pins.
Leave unconnected when not used.
TX ON/OFF
Open Drain
I
12
TX ON/OFF Input.
Open Drain Compatible Input with
22 k ? pull-up to APS internal to
transponder.
Logic high = Transmitter On
Logic low = Transmitter Off
MOD DETECT
O
14
Pulled low inside transponder
through a 1 k ? resistor to Ground
Transmit Functions
Reserved
Reserved
I
I
68
67
Reserved For Future Use
Reserved For Future Use
TX LANE 3–
TX LANE 3+
TX LANE 2–
TX LANE 2+
TX LANE 1–
TX LANE 1+
TX LANE 0–
TX LANE 0+
AC-coupled,
Internally biased
differential
XAUI
I
I
I
I
I
I
I
I
65
64
62
61
59
58
56
55
Module XAUI Input Lane 3–
Module XAUI Input Lane 3+
Module XAUI Input Lane 2–
Module XAUI Input Lane 2+
Module XAUI Input Lane 1–
Module XAUI Input Lane 1+
Module XAUI Input Lane 0–
Module XAUI Input Lane 0+
? Finisar Corporation – November 28, 2007 Rev. B
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PDF描述 |
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