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参数资料
| 型号： | GS72116ATP-12 |
| 厂商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 128K x 16 2Mb Asynchronous SRAM |
| 中文描述： | 128K的× 16异步SRAM的2Mb |
| 文件页数： | 7/18页 |
| 文件大小： | 505K |
| 代理商： | GS72116ATP-12 |
Rev: 1.04a 10/2002
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
7/18
2001, Giga Semiconductor, Inc.
GS72116ATP/J/T/U
AC Characteristics
* These parameters are sampled and are not 100% tested.
Read Cycle 1: CE = OE = V
IL
, WE = V
IH
, UB and, or LB = V
IL
Read Cycle
Parameter
Symbol
-7
-8
-10
-12
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Read cycle time
t
RC
7
—
8
—
10
—
12
—
ns
Address access time
t
AA
—
7
—
8
—
10
—
12
ns
Chip enable access time (CE)
t
AC
—
7
—
8
—
10
—
12
ns
Byte enable access time (UB, LB)
t
AB
—
3
—
3.5
—
4
—
5
ns
Output enable to output valid (OE)
t
OE
—
3
—
3.5
—
4
—
5
ns
Output hold from address change
t
OH
3
—
3
—
3
—
3
—
ns
Chip enable to output in low Z (CE)
t
LZ
*
3
—
3
—
3
—
3
—
ns
Output enable to output in low Z (OE)
t
OLZ
*
0
—
0
—
0
—
0
—
ns
Byte enable to output in low Z (UB, LB)
t
BLZ
*
0
—
0
—
0
—
0
—
ns
Chip disable to output in High Z (CE)
t
HZ
*
—
3.5
—
4
—
5
—
6
ns
Output disable to output in High Z (OE)
t
OHZ
*
—
3
—
3.5
—
4
—
5
ns
Byte disable to output in High Z (UB, LB)
t
BHZ
*
—
3
—
3.5
—
4
—
5
ns
t
AA
t
OH
t
RC
Address
Data Out
Previous Data
Data valid
相关PDF资料 |
PDF描述 |
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参数描述 |
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