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参数资料
| 型号： | HM51S4265DTT-6 |
| 元件分类： | DRAM |
| 英文描述： | 256K X 16 EDO DRAM, 60 ns, PDSO40 |
| 封装： | 0.400 INCH, PLASTIC, MO-133BA, TSOP2-44/40 |
| 文件页数： | 7/33页 |
| 文件大小： | 331K |
| 代理商： | HM51S4265DTT-6 |
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HM514265D Series, HM51S4265D Series
15
Notes concerning 2CAS control
Please do not separate the UCAS/LCAS operation timing intentionally.
However skew between
UCAS/LCAS are allowed under the following conditions.
1. Each of the UCAS/LCAS should satisfy the timing specifications individually.
2. Different operation mode for upper/lower byte is not allowed; such as following.
RAS
UCAS
LCAS
WE
Delayed write
Early write
3. Closely separated upper/lower byte control is not allowed. However when the condition (t
CP ≤ tUL) is
satisfied, fast page mode can be performed.
RAS
UCAS
LCAS
tUL
4. Byte control operation by remaining UCAS or LCAS high is guaranteed.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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