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参数资料
| 型号： | HW-V5-ML510-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 22/91页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR VIRTEX-5 ML510 |
| 标准包装： | 1 |
| 系列： | Virtex® -5 |
| 类型： | FPGA |
| 适用于相关产品： | XC5VFX130T-2FFG1738CES |
| 所含物品： | 评估平台，小型闪存卡，DDR2 DImm，LCD 显示器 |
| 相关产品： | XC5VFX130T-2FFG1738I-ND - IC FPGA VIRTEX-5FX 130K 1738FBGA XC5VFX130T-2FFG1738C-ND - IC FPGA VIRTEX-5FX 130K 1738FBGA XC5VFX130T-1FFG1738I-ND - IC FPGA VIRTEX-5FX 130K 1738FBGA XC5VFX130T-1FFG1738C-ND - IC FPGA VIRTEX-5FX 130K 1738FBGA |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
29
Dedicated Arithmetic Logic
DSP48E Quad 12-bit Adder/Subtracter
550
500
450
MHz
DSP48E Dual 24-bit Adder/Subtracter
550
500
450
MHz
DSP48E 48-bit Adder/Subtracter
550
500
450
MHz
DSP48E 48-bit Counter
550
500
450
MHz
DSP48E 48-bit Comparator
550
500
450
MHz
DSP48E 25 x 18 bit Pipelined Multiplier
550
500
450
MHz
DSP48E Direct 4-tap FIR Filter Pipelined
510
458
397
MHz
DSP48E Systolic n-tap FIR Filter Pipelined
550
500
450
MHz
Notes:
1.
Device used is the XC5VLX50T- FF1136
Table 53: Interface Performances
Description
Speed Grade
-3
-2
-1
Networking Applications
SFI-4.1 (SDR LVDS Interface)(1)
710 MHz
645 MHz
SPI-4.2 (DDR LVDS Interface)(2)
1.25 Gb/s
1.0 Gb/s
Memory Interfaces
DDR(3)
200 MHz
DDR2(4)
333 MHz
300 MHz
267 MHz
QDR II SRAM(5)
300 MHz
250 MHz
RLDRAM II(6)
333 MHz
300 MHz
250 MHz
Notes:
1.
Performance defined using design implementation described in application note XAPP856: SFI-4.1 16-Channel SDR Interface with Bus
Alignment
2.
Performance defined using design implementation described in application note XAPP860: 16-Channel, DDR LVDS Interface with Real-time
Window Monitoring
3.
Performance defined using design implementation described in application note XAPP851: DDR SDRAM Controller
4.
Performance defined using design implementation described in application note XAPP858: High-Performance DDR2 SDRAM Interface Data
Capture
5.
Performance defined using design implementation described in application note XAPP853: QDRII SRAM Interface
6.
Performance defined using design implementation described in application note XAPP852: Synthesizable RLDRAM II Controller
Table 52: Register-to-Register Performance (Cont’d)
Description
Register-to-Register (with I/O Delays)
Units
Speed Grade
-3
-2
-1
相关PDF资料 |
PDF描述 |
|---|---|
| SDR-T | SCOTCH CODE REFILL T |
| RCM12DTKT | CONN EDGECARD 24POS DIP .156 SLD |
| ECM18DRTH-S13 | CONN EDGECARD 36POS .156 EXTEND |
| C8051F120-TB | BOARD PROTOTYPING W/C8051F120 |
| SDR-T3 | SCOTCH CODE REFILL T3 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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