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参数资料
| 型号： | HW-V5GBE-DK-UNI-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 38/91页 |
| 文件大小： | 0K |
| 描述： | KIT DEV GIGABIT ETHERNET VIRTEX5 |
| 产品变化通告： | Product Notice_Dev Systems Product |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 板 - 不包括电源 - |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
43
Output Serializer/Deserializer Switching Characteristics
Table 63: OSERDES Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Setup/Hold
TOSDCK_D/TOSCKD_D
D input Setup/Hold with respect to CLKDIV
0.21
–0.02
0.24
–0.02
0.30
–0.02
ns
TOSDCK_T/TOSCKD_T(1)
T input Setup/Hold with respect to CLK
0.28
–0.18
0.34
–0.18
0.41
–0.18
ns
TOSDCK_T2/TOSCKD_T2(1)
T input Setup/Hold with respect to CLKDIV
0.21
–0.03
0.24
–0.03
0.28
–0.03
ns
TOSCCK_OCE/TOSCKC_OCE
OCE input Setup/Hold with respect to CLK
0.16
–0.07
0.19
–0.07
0.23
–0.07
ns
TOSCCK_S
SR (Reset) input Setup with respect to CLKDIV
0.52
0.58
0.70
ns
TOSCCK_TCE/TOSCKC_TCE
TCE input Setup/Hold with respect to CLK
0.20
–0.06
0.23
–0.06
0.29
–0.06
ns
Sequential Delays
TOSCKO_OQ
Clock to out from CLK to OQ
0.59
0.60
0.61
ns
TOSCKO_TQ
Clock to out from CLK to TQ
0.61
0.62
ns
Combinatorial
TOSDO_TTQ
T input to TQ Out
0.62
0.70
0.83
ns
TOSCO_OQ
Asynchronous Reset to OQ
1.57
1.82
2.19
ns
TOSCO_TQ
Asynchronous Reset to TQ
1.63
1.89
2.27
ns
Notes:
1.
TOSDCK_T2 and TOSCKD_T2 are reported as TOSDCK_T/TOSCKD_T in TRACE report.
相关PDF资料 |
PDF描述 |
|---|---|
| GSM12DRXH | CONN EDGECARD 24POS DIP .156 SLD |
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| HW-V5-ML550-UNI-G-J | EVALUATION PLATFORM VIRTEX-5 |
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| STD21W-F | WIRE & CABLE MARKERS |
相关代理商/技术参数 |
参数描述 |
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