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参数资料
| 型号： | HW-V5GBE-DK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 48/91页 |
| 文件大小： | 0K |
| 描述： | KIT DEV V5 LXT GIGABIT ETHERNET |
| 产品变化通告： | Product Notice_Dev Systems Product |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 板和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
52
BPI Master Flash Mode Programming Switching
TBPICCO(4)
ADDR[25:0], RS[1:0], FCS_B, FOE_B,
FWE_B outputs valid after CCLK rising edge
10
ns
TBPIDCC/TBPICCD
Setup/Hold on D[15:0] data input pins
3.0
0.5
3.0
0.5
3.0
0.5
ns
TINITADDR
Minimum period of initial ADDR[25:0] address
cycles
3.0
CCLK cycles
SPI Master Flash Mode Programming Switching
TSPIDCC/TSPIDCCD
DIN Setup/Hold before/after the rising CCLK
edge
4.0
0.0
4.0
0.0
4.0
0.0
ns
TSPICCM
MOSI clock to out
10
ns
TSPICCFC
FCS_B clock to out
10
ns
TFSINIT/TFSINITH
FS[2:0] to INIT_B rising edge Setup and Hold
2
s
CCLK Output (Master Modes)
TMCCKL
Master CCLK clock minimum Low time
3.0
ns, Min
TMCCKH
Master CCLK clock minimum High time
3.0
ns, Min
CCLK Input (Slave Modes)
TSCCKL
Slave CCLK clock minimum Low time
2.0
ns, Min
TSCCKH
Slave CCLK clock minimum High time
2.0
ns, Min
Dynamic Reconfiguration Port (DRP) for DCM and PLL Before and After DCLK
FDCK
Maximum frequency for DCLK
500
450
400
MHz
TDMCCK_DADDR/TDMCKC_DADDR
DADDR Setup/Hold
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCCK_DI/TDMCKC_DI
DI Setup/Hold
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCCK_DEN/TDMCKC_DEN
DEN Setup/Hold time
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCCK_DWE/TDMCKC_DWE
DWE Setup/Hold time
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCKO_DO
CLK to out of DO(3)
1.0
1.12
1.3
ns
TDMCKO_DRDY
CLK to out of DRDY
1.0
1.12
1.3
ns
Notes:
1.
Maximum frequency and setup/hold timing parameters are for 3.3V and 2.5V configuration voltages.
2.
To support longer delays in configuration, use the design solutions described in UG190: Virtex-5 FPGA User Guide.
3.
DO will hold until next DRP operation.
4.
Only during configuration, the last edge is determined by a weak pull-up/pull-down resistor in the I/O.
Table 70: Configuration Switching Characteristics (Cont’d)
Symbol
Description
Speed Grade
Units
-3
-2
-1
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