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参数资料
| 型号： | ICS527R-03LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/9页 |
| 文件大小： | 0K |
| 描述： | IC CLK SLICER PECL ZDB 28-SSOP |
| 产品培训模块： | Clock Distibution and Generation 1.0 |
| 产品变化通告： | Product Discontinuation 09/Feb/2012 |
| 标准包装： | 48 |
| 类型： | 扇出缓冲器（分配），零延迟缓冲 |
| PLL： | 是 |
| 输入： | CMOS |
| 输出： | PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 28-QSOP |
| 包装： | 管件 |
| 其它名称： | 527R-03LF |
ICS527-03
CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB
PECL ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB 4
ICS527-03
REV E 051310
Typical Example
The following connection diagram shows the implementation of the example from the previous section.
This will generate a 50 MHz clock synchronously with a 40 MHz input. The layout diagram below will
produce the waveforms shown on the right.
Note: The series termination resistor is located before
the feedback
F6
FBPECL
F5
F4
GND
F3
CLKIN
PDTS
F0
F1
F2
PECL
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBPECL
RES
0.01 F
VDD
560
50 MHz
PECL output resistor network is not shown, but
is identical to PECL
VDD
40 MHz
(PECLIN shown)
50 MHz PECL
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PDF描述 |
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参数描述 |
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