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参数资料
| 型号： | ICS650R-14ILFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/7页 |
| 文件大小： | 0K |
| 描述： | IC NETWORKING SYSTEM CLK 20-SSOP |
| 标准包装： | 2,500 |
| 类型： | 时钟/频率合成器 |
| PLL： | 是 |
| 输入： | 时钟，晶体 |
| 输出： | CMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:7 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 133.33MHz |
| 除法器/乘法器： | 无/无 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 20-QSOP |
| 包装： | 带卷 (TR) |
| 其它名称： | 650R-14ILFT |
ICS650-14
NETWORKING SYSTEM CLOCK
CLOCK SYNTHESIZER
IDT / ICS NETWORKING SYSTEM CLOCK
3
ICS650-14
REV H 051310
Key: XI, XO = crystal connections; I = input; I(Pu) = input with pull-up; O = output; P = power supply connection; TI
= tri-level input
External Components
The ICS650-14 requires a minimum number of external
components for proper operation.
Decoupling Capacitor
Decoupling capacitors of 0.01F must be connected
between each VDD and GND (pins 4 and 6, pins 16 and 14),
as close to the device as possible. For optimum device
performance, the decoupling capacitor should be mounted
on the component side of the PCB. Avoid the use of vias in
the decoupling circuit.
Series Termination Resistor
When the PCB trace between the clock outputs and the
loads are over 1 inch, series termination should be used. To
series terminate a 50
trace (a commonly used trace
impedance) place a 33
resistor in series with the clock line,
as close to the clock output pin as possible. The nominal
impedance of the clock output is 20
.
Crystal Information
The crystal used should be a fundamental mode (do not use
third overtone), parallel resonant. Crystal capacitors should
be connected from pins X1 to ground and X2 to ground to
optimize the initial accuracy. The value of these capacitors
is given by the following equation:
Crystal caps (pF) = (CL - 6) x 2
In the equation, CL is the crystal load capacitance. For a
crystal with a 16 pF load capacitance, two 20 pF [(16-6) x 2]
capacitors should be used.
13
CLKA4
O
Selectable clock output. See table 1.
14
GND
P
Connect to ground.
15
SELA1
TI
Select pin for CLKA1:4 and CLKA5 outputs. See table 1.
16
VDD
P
Connect to 3.3 Vor 5 V. Must be same as other VDDs.
17
CLKA3
O
Selectable clock output. See table 1.
18
CLKA2
O
Selectable clock output. See table 1.
19
SELA0
TI
Select pin for CLKA1:4 and CLKA5 outputs. See table 1.
20
SELC
TI
Select pin for CLKC output. See table 3.
Pin
Number
Pin
Name
Pin
Type
Pin Description
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PDF描述 |
|---|---|
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参数描述 |
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